JPH01759A - Bidirectional control rectifier semiconductor device - Google Patents

Bidirectional control rectifier semiconductor device

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JPH01759A
JPH01759A JP62-325690A JP32569087A JPH01759A JP H01759 A JPH01759 A JP H01759A JP 32569087 A JP32569087 A JP 32569087A JP H01759 A JPH01759 A JP H01759A
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JP
Japan
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conductive layer
type layer
type
layer
gate
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実 加藤
三輪 潤一
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株式会社東芝
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 [発明の目的コ (産業上の利用分野) この発明はトライアック等の双方向制御整流半導体装置
に係り、特に高感度化を図るようにした改良に関する。
DETAILED DESCRIPTION OF THE INVENTION [Purpose of the Invention (Industrial Application Field) The present invention relates to a bidirectionally controlled rectifying semiconductor device such as a triac, and particularly relates to an improvement for achieving higher sensitivity.

(従来の技術) 双方向制御整流半導体装置の一種であるトライアックは
従来、第5図のような断面構造を有している。図におい
て、40はN型基板、41.42はそれぞれP型層、4
3.44.45はそれぞれN型層である。
(Prior Art) A triac, which is a type of bidirectionally controlled rectifying semiconductor device, has conventionally had a cross-sectional structure as shown in FIG. In the figure, 40 is an N-type substrate, 41 and 42 are P-type layers, and 4
3, 44, and 45 are N-type layers, respectively.

表面ではP型層41とN型層43の表面に連続して電極
T1が形成され、N型層44とP型層41の表面には連
続してゲート電極Gが形成され、さらに裏面全面には電
極T2が形成されている。
On the front surface, an electrode T1 is formed continuously on the surfaces of the P-type layer 41 and the N-type layer 43, and a gate electrode G is continuously formed on the surfaces of the N-type layer 44 and the P-type layer 41, and further on the entire back surface. The electrode T2 is formed.

このトライアックは、ゲート電極Gとその下部のP型層
41とで一般的なサイリスクのゲート構造が形成されて
おり、N型層43.P型層41及びN型基板40からな
るNPN l−ランリスタ構造とN型層44、P型層4
1及びN型基板40からなるNPN トランジスタ構造
とでリモート・ゲート構造が形成されており、さらにN
型層44とP型層41とでジャンクション・ゲート構造
が形成されている。
This triac has a general silice gate structure formed by a gate electrode G and a P-type layer 41 below it, and an N-type layer 43 . NPN l-run lister structure consisting of a P-type layer 41 and an N-type substrate 40, an N-type layer 44, and a P-type layer 4
1 and an NPN transistor structure consisting of an N-type substrate 40.
The type layer 44 and the P type layer 41 form a junction gate structure.

ところで、このような構造のトライアックをターンオン
させるモードにはI、  n、 III、 IVの各モ
ードがある。■モードは上記の一般的なサイリスタのゲ
ート構造を利用するものであり、電極T1が負極性、電
極T2が正極性のときにゲート電極Gに正極性のトリガ
を印加することによってターンオンさせるもので゛ある
。■モードは上記のジャンクション・ゲート構造を利用
するものであり、電極T1が負極性、電極T2が正極性
のときにゲート電極Gに負極性のトリガを印加すること
によってターンオンさせるものである。■モードは上記
のリモート・ゲート構造を利用するものであり、電極T
1が正極性、電極T2が負極性のときにゲート電極Gに
負極性のトリガを印加することによってターンオンさせ
るものである。さらに■モードは上記のリモート・ゲー
ト構造を利用するものであり、電極T1が正極性、電極
T2が負極性のときにゲート電極Gに正極性のトリガを
印加することによってターンオンさせるものである。
By the way, there are I, n, III, and IV modes for turning on a triac having such a structure. ■Mode utilizes the gate structure of the general thyristor described above, and is turned on by applying a positive trigger to the gate electrode G when the electrode T1 has negative polarity and the electrode T2 has positive polarity. There is. Mode (2) utilizes the above-mentioned junction gate structure, and is turned on by applying a negative trigger to the gate electrode G when the electrode T1 is of negative polarity and the electrode T2 is of positive polarity. ■The mode uses the remote gate structure described above, and the electrode T
It is turned on by applying a trigger of negative polarity to the gate electrode G when the electrode T1 has positive polarity and the electrode T2 has negative polarity. Furthermore, mode (2) utilizes the remote gate structure described above, and is turned on by applying a positive trigger to the gate electrode G when the electrode T1 is of positive polarity and the electrode T2 is of negative polarity.

ところで、従来のトライアックでゲートの高感度化を達
成するためには、P型層41からなるP型ベースの表面
に流れ、注入電流として寄与しない無効電流成分を小さ
くする必要があり、さらにこのためにはP型層表面の不
純物濃度を低くする、こめ電流の流れを阻止するために
P型層41にN型拡散層の壁を形成する、等の手段を用
いるようにしている。
By the way, in order to achieve high gate sensitivity with a conventional triac, it is necessary to reduce the reactive current component that flows to the surface of the P-type base made of the P-type layer 41 and does not contribute as an injection current. For this purpose, measures are used such as lowering the impurity concentration on the surface of the P-type layer and forming a wall of an N-type diffusion layer in the P-type layer 41 to prevent the flow of current.

ところが、いずれの手段を用いるようにしても、ゲート
感度と他の主要特性に特性間トレードオフが存在し、例
えばゲート感度を高くするとdv/dt耐瓜が小さくな
る、高温特性が悪化する、等の弊害が発生する。また、
トライアックの動作原理上、N型層43からなるN型エ
ミッタはショーテッド構造を採用することが不可欠であ
るため、拡散のコントロールによって高感度化を図るに
は限界がある。
However, no matter which method is used, there is a trade-off between gate sensitivity and other main characteristics; for example, increasing gate sensitivity reduces dv/dt resistance, worsens high-temperature characteristics, etc. The negative effects of this occur. Also,
Due to the operating principle of the triac, it is essential that the N-type emitter made of the N-type layer 43 has a shorted structure, so there is a limit to how high the sensitivity can be achieved by controlling diffusion.

このために、従来のトライアックではIC(半導体集積
回路)の出力で直接駆動できる程度のゲート感度を有す
るものを製造することが困難であるという欠点がある。
For this reason, conventional triacs have a drawback in that it is difficult to manufacture triacs with gate sensitivity to the extent that they can be directly driven by the output of an IC (semiconductor integrated circuit).

(発明が解決しようとする問題点) このように従来の双方向制御整流半導体装置ではdv/
dt耐量等の特性を損わずにゲート感度を高くすること
が困難であるという欠点がある。そこでこの発明は、d
v/dt耐量等の特性を損わずにゲート感度を高くする
ことができる双方向制御整流半導体装置を提供すること
を目的としている。
(Problems to be Solved by the Invention) In this way, in the conventional bidirectional control rectifier semiconductor device, the dv/
A drawback is that it is difficult to increase gate sensitivity without impairing characteristics such as dt tolerance. Therefore, this invention
It is an object of the present invention to provide a bidirectionally controlled rectifying semiconductor device that can increase gate sensitivity without impairing characteristics such as v/dt tolerance.

[発明の構成] (問題点を解決するための手段) この発明の双方向制御整流半導体装置は、第1導電型の
第1導電層と、上記第1導電層の一方表面上に互いに分
離して設けられた第2導電型の第2、第3及び第4導電
層と、上記第2導電層の表面領域に設けられた第1導電
型の第、5導電層と、上記第3導電層の表面領域に設け
られた第1導電型の第6導電層と、上記第4導電層の表
面領域に設けられた第1導電型の第7導電層と、上記第
1導電層の他方表面上に設けられた第2導電型の第81
、i;/電層と、上記第8導電層の表面領域に設けられ
た第1導電型の第9導電層と、上記第2、第5導電層の
表面上を連続して覆うように設けられた第1の電極と、
上記第4、第6導電層それぞれと接続された第2の電極
と、上記第8、第9導電層の表面上を連続して覆うよう
に設けられた第3の電極と、上記第2導電層と第3導電
層の表面を接続する第1の配線と、上記第2導電層と第
7導電層の表面を接続する第2の配線とを具備したこと
を特徴としている。
[Structure of the Invention] (Means for Solving the Problems) A bidirectionally controlled rectifying semiconductor device of the present invention includes a first conductive layer of a first conductivity type and a first conductive layer separated from each other on one surface of the first conductive layer. second, third and fourth conductive layers of a second conductivity type provided in a surface region of the second conductivity layer; second and fifth conductive layers of a first conductivity type provided in a surface region of the second conductivity layer; and the third conductive layer. a sixth conductive layer of the first conductivity type provided on the surface region of the fourth conductive layer; a seventh conductive layer of the first conductivity type provided on the surface region of the fourth conductive layer; The 81st conductivity type of the second conductivity type provided in
, i;/a conductive layer, a ninth conductive layer of the first conductivity type provided in the surface area of the eighth conductive layer, and a ninth conductive layer provided so as to continuously cover the surfaces of the second and fifth conductive layers. a first electrode,
a second electrode connected to each of the fourth and sixth conductive layers; a third electrode provided so as to continuously cover the surfaces of the eighth and ninth conductive layers; and a second electrode connected to the fourth and sixth conductive layers. It is characterized by comprising a first wiring that connects the surfaces of the second conductive layer and the third conductive layer, and a second wiring that connects the surfaces of the second conductive layer and the seventh conductive layer.

(作用) ゲート電極としての第2の電極に負極性のトリガ信号が
印加されたときには、TS6導電層、第3導電層、第1
導電層及び第8導電層からなる補助サイリスタがターン
オンし、このときのオン電流が第1の配線を介して、第
5導電層、第2導電層、第1導電層及び第8導電層から
なる主サイリスタにゲート電流として供給される。
(Function) When a negative trigger signal is applied to the second electrode as a gate electrode, the TS6 conductive layer, the third conductive layer, and the first
The auxiliary thyristor consisting of the conductive layer and the eighth conductive layer is turned on, and the on-current at this time is transmitted through the first wiring to the fifth conductive layer, the second conductive layer, the first conductive layer, and the eighth conductive layer. Supplied as gate current to the main thyristor.

第2の電極に正極性のトリガ信号が印加されたときには
、第7導電層、第4導電層、第1導電層及び第8導電層
からなる補助サイリスタがターンオンし、このときのオ
ン電流が第2の配線を介して上記主サイリスタにゲート
電流として供給される。
When a positive trigger signal is applied to the second electrode, the auxiliary thyristor consisting of the seventh conductive layer, the fourth conductive layer, the first conductive layer, and the eighth conductive layer is turned on, and the on-current at this time is The current is supplied to the main thyristor as a gate current through the wiring No. 2.

上記両補助サイリスクの第4、第6導電層に接続された
第2の電極はそれぞれ第3、第7導電層上には連続的に
設けられていないため、両補助サイリスタの無効電流成
分が充分に小さくなり、高感度化される。このため、特
に■モード、■モードによる動作が高感度化される。
Since the second electrodes connected to the fourth and sixth conductive layers of both auxiliary thyristors are not provided continuously on the third and seventh conductive layers, respectively, the reactive current components of both auxiliary thyristors are sufficient. becomes smaller and more sensitive. Therefore, the sensitivity of the operation in the ■ mode and ■ mode is particularly increased.

(実施例) 以下、図面を参照してこの発明の詳細な説明する。第1
図はこの発明の制御整流半導体装置をトライアックに実
施した場合の素子構造を示す断面図であり、第2図はこ
のトライアックをゲート電極側からみたパターン平面図
である。
(Example) Hereinafter, the present invention will be described in detail with reference to the drawings. 1st
The figure is a sectional view showing the element structure when the controlled rectification semiconductor device of the present invention is implemented as a triac, and FIG. 2 is a pattern plan view of the triac as seen from the gate electrode side.

耐圧が600v程度の素子を構成する場合には、厚さ2
50μm程度で比抵抗が40Ω・cm程度の基板を用意
し、周知の酸化、不純物拡散、リソグラフィ技術を用い
て図示のような5層構造を得る。すなわち、N型基板1
0の一方表面上にはP型層11.12.13が互いに分
離して形成されている。
When configuring an element with a withstand voltage of about 600V, the thickness is 2
A substrate having a thickness of about 50 μm and a resistivity of about 40 Ω·cm is prepared, and a five-layer structure as shown in the figure is obtained using well-known oxidation, impurity diffusion, and lithography techniques. That is, N type substrate 1
P-type layers 11, 12, and 13 are formed on one surface of 0, separated from each other.

ここで、これらP型層の表面不純物濃度は1〜2X10
17/Cm2にされており、拡散深さxjは40〜50
μmにされている。上記P型層11の表面領域にはショ
ーテッド構造のN型層14が、P型層12の表面領域に
はN型層15が、P型層13の表面領域にはN型層16
がそれぞれ形成されている。ここで、これらN型層の表
面不純物濃度は1021/cm2程度にされており、拡
散深さxjは20μm程度以下にされている。
Here, the surface impurity concentration of these P-type layers is 1 to 2×10
17/Cm2, and the diffusion depth xj is 40 to 50
It is set to μm. An N-type layer 14 with a shorted structure is formed in the surface area of the P-type layer 11, an N-type layer 15 is formed in the surface area of the P-type layer 12, and an N-type layer 16 is formed in the surface area of the P-type layer 13.
are formed respectively. Here, the surface impurity concentration of these N-type layers is set to about 1021/cm2, and the diffusion depth xj is set to about 20 μm or less.

上記N型層14の表面上には電極T1が設けられている
。また、上記N型層15の表面上及びP型層13の表面
上にはゲート電極Gが設けられている。
An electrode T1 is provided on the surface of the N-type layer 14. Furthermore, a gate electrode G is provided on the surface of the N-type layer 15 and the surface of the P-type layer 13.

さらに、P型層12の表面とP型層11の表面とは配線
17で接続されており、N型層16の表面とP型層11
の表面とは配線18で接続されている。
Further, the surface of the P-type layer 12 and the surface of the P-type layer 11 are connected by a wiring 17, and the surface of the N-type layer 16 and the surface of the P-type layer 11 are connected to each other by a wiring 17.
It is connected to the surface by a wiring 18.

上記N型基板10の他方表面上にはP型層19が形成さ
れている。このP型層19の表面不純物濃度は上記と同
様に1〜2×1017/cm2にされており、かつ拡散
深さxjは40〜50umにされている。また、このP
型層19の表面領域にはN型層20か形成されている。
A P-type layer 19 is formed on the other surface of the N-type substrate 10. The surface impurity concentration of this P-type layer 19 is set to 1 to 2 x 1017/cm2 as described above, and the diffusion depth xj is set to 40 to 50 um. Also, this P
An N-type layer 20 is formed on the surface region of the type layer 19.

このN型層20の表面不純物濃度は上記と同様に102
1/Cm2程度にされており、拡散深さxjは20μm
程度以下にされている。
The surface impurity concentration of this N-type layer 20 is 102 as described above.
The diffusion depth xj is approximately 1/Cm2, and the diffusion depth xj is 20μm.
It has been kept below the level.

ここで、N型層14、P型層11. N型基板10及び
P型層19は一方向の主サイリスタを構成しており、N
型層20、P型層19、N型基板10及びP型層11は
他方向の主サイリスタを構成している。さらにN型層1
G、P型層13、N型基板10及びP型層19は正極性
のゲート入力に対する補助サイリスクを構成し、N型層
15、P型層12、N型基板IO及びP型層19は負極
性のゲート人力に対する補助サイリスクを構成している
Here, the N-type layer 14, the P-type layer 11. The N-type substrate 10 and the P-type layer 19 constitute a unidirectional main thyristor.
The type layer 20, the P type layer 19, the N type substrate 10, and the P type layer 11 constitute the main thyristor in the other direction. Furthermore, N-type layer 1
G, P-type layer 13, N-type substrate 10 and P-type layer 19 constitute an auxiliary silicon risk for positive polarity gate input, and N-type layer 15, P-type layer 12, N-type substrate IO and P-type layer 19 constitute negative polarity. The sexual gate constitutes an auxiliary cyrisk to human power.

次に、このような構成のトライアックの動作を説明する
Next, the operation of the triac having such a configuration will be explained.

まず、■モード(T2が正極性で、Gが正極性)の動作
は一般のサイリスク動作と同じであり、ケート電極Gに
正極性のトリガ信号が印加されることにより、N型層1
6からP型層13にキャリアの注入か起こり、これによ
りN型層1G、P型層13、N型基板10及びP型層1
9からなる補助サイリスクがターンオンする。このとき
のオン電流が配線18を介してP型層11にゲート電流
として供給される。
First, the operation in the ■mode (T2 is positive polarity, G is positive polarity) is the same as the general Cyrisk operation, and by applying a positive trigger signal to the gate electrode G, the N-type layer 1
6 to the P-type layer 13, and as a result, the N-type layer 1G, the P-type layer 13, the N-type substrate 10 and the P-type layer 1
Auxiliary Sailisk consisting of 9 turns on. The on-current at this time is supplied to the P-type layer 11 via the wiring 18 as a gate current.

ここで、上記補助サイリスクではゲート電極GがP型層
13の表面のみに接続されており、ゲート電流の無効成
分が極めて少なくなる。この後は、N型層14からP型
層11に電子の注入が起こり、これによりN型層14、
P型層11、N型基板IO及びP型層19からなる主サ
イリスタがターンオンする。
Here, in the above-mentioned auxiliary silicon risk, the gate electrode G is connected only to the surface of the P-type layer 13, and the invalid component of the gate current is extremely reduced. After this, electron injection occurs from the N-type layer 14 to the P-type layer 11, and as a result, the N-type layer 14,
The main thyristor consisting of the P-type layer 11, the N-type substrate IO and the P-type layer 19 is turned on.

このようなゲートトリガ動作は増幅ゲート動作と称され
、例えば補助サイリスタは数μA程度のゲート電流でオ
ンし、このときのオン電流は最大で数百mA程度になる
ため、主サイリスタは充分にオン状態にさせることがで
きる。このように■モードによる動作時のゲート感度は
極めて高くすることができる。
This kind of gate trigger operation is called amplification gate operation. For example, the auxiliary thyristor is turned on with a gate current of about several μA, and the on-current at this time is about several hundred mA at maximum, so the main thyristor is turned on sufficiently. can be put into a state. In this way, the gate sensitivity during operation in the ■mode can be made extremely high.

■モード(T2が正極性で、Gが負極性)の動作も一般
のサイリスタ動作と同じであり、ゲート電極Gに負極性
のトリガ信号が印加されることにより、N型層15から
P型層12に電子の注入が起こり、これによりN型層I
5、P型層12、N型基板10及びP型層19からなる
補助サイリスクがターンオンする。このときのオン電流
は、まず、ゲート回路に流れ込み、ゲート抵抗によって
制限を受けてゲート電位がT1に対して正電位となった
後、配線17を介してP型層11にゲート電流として供
給される。ここで、この補助サイリスタではゲート電極
GがN型層15の表面のみに接続されており、ゲート電
流の無効成分が極めて少なくなる。この後は、上記の場
合と同様にN型層14からP型層11に電子の注入が起
こり、これによりN型層14、P型層11、N型基板I
O及びP型層19からなる主サイリスクがターンオンす
る。
■The operation in the mode (T2 is positive polarity and G is negative polarity) is the same as general thyristor operation, and by applying a negative trigger signal to the gate electrode G, the N-type layer 15 changes to the P-type layer. Electron injection occurs in 12, which causes the N-type layer I
5. The auxiliary silicon layer consisting of the P-type layer 12, the N-type substrate 10 and the P-type layer 19 is turned on. The on-current at this time first flows into the gate circuit, is limited by the gate resistance, and after the gate potential becomes a positive potential with respect to T1, is supplied to the P-type layer 11 as a gate current via the wiring 17. Ru. Here, in this auxiliary thyristor, the gate electrode G is connected only to the surface of the N-type layer 15, so that the invalid component of the gate current is extremely reduced. After this, electrons are injected from the N-type layer 14 to the P-type layer 11 in the same way as in the above case, and as a result, the N-type layer 14, the P-type layer 11, and the N-type substrate I
The main silicon risk consisting of O and P type layers 19 is turned on.

このようなゲートトリガ動作は接合ゲート動作と称され
、例えば補助サイリスタは数μA程度のゲート電流でオ
ンし、オン電流は最大で数百mA程度になるため、主サ
イリスタは充分にオン状態にさせることができる。この
ように■モードによる動作時のゲート感度も極めて高く
することができる。
This type of gate trigger operation is called junction gate operation. For example, the auxiliary thyristor is turned on with a gate current of about a few μA, and the on-current is about several hundred mA at maximum, so the main thyristor must be turned on sufficiently. be able to. In this way, the gate sensitivity during operation in the ■mode can also be made extremely high.

また■モード(T2が負極性で、Gが負極性)の場合に
は、ゲート電極Gに負極性のトリガ信号が印加されるこ
とにより、N型層15、P型層12及びN型基板10か
らなるNPN トランジスタがリモート・ゲート動作を
する。この動作は、まずN型層15からP型層12に注
入された電子がN型基板10に達して、P型層12とN
型基板10との接合を強く章バイアスすることによりP
型層12から正孔がN型基板10に注入される。この正
孔がP型層19に達して横方向に流れる時、電圧降下が
生じ、N型層20からの電子の注入が始まる。これによ
りP型層11、N型基板10、P型層19及びN型層2
0からなる主サイリスタがターンオンする。このような
ゲートトリガ動作はリモートゲート動作と称される。
In addition, in the case of mode (2) (T2 is negative polarity, G is negative polarity), by applying a negative trigger signal to the gate electrode G, the N-type layer 15, the P-type layer 12, and the N-type substrate 10 are An NPN transistor consisting of a remote gate operates. In this operation, first, electrons injected from the N-type layer 15 to the P-type layer 12 reach the N-type substrate 10, and the P-type layer 12 and N
By strongly biasing the junction with the mold substrate 10, P
Holes are injected from the type layer 12 into the N-type substrate 10 . When these holes reach the P-type layer 19 and flow laterally, a voltage drop occurs and electron injection from the N-type layer 20 begins. As a result, the P-type layer 11, the N-type substrate 10, the P-type layer 19, and the N-type layer 2
The main thyristor consisting of 0 is turned on. Such a gate trigger operation is called a remote gate operation.

さらに、■モード(T2が負極性で、Gが正極性)の場
合には、ゲート電極Gに正極性のトリガ信号が印加され
ることにより、N型層1B、P型層13及びN型基板1
0からなるNPN )ランリスタがリモート・ゲート動
作をし、■モードと同様にP型層11SNJ42u板1
0、P型層19及びN型層2oからなる主サイリスタが
ターンオンする。
Furthermore, in the case of mode (2) (T2 is negative polarity and G is positive polarity), a positive trigger signal is applied to the gate electrode G, thereby causing the N-type layer 1B, the P-type layer 13 and the N-type substrate 1
NPN consisting of 0 ) run lister performs remote gate operation, P-type layer 11SNJ42u board 1 as in mode ■
0, the main thyristor consisting of the P-type layer 19 and the N-type layer 2o is turned on.

この■モード及び■モード時には、■モード、■モード
時のような大きなゲート電流は主サイリスクに供給され
ないので、■モード及び■モード時よりはゲート感度が
低下する。ところが、補助サイリスタではゲート電流の
無効成分が極めて少なくないので、■モード及び■モー
ド時のゲート感度は従来よりは向上させることができる
In the ■ mode and ■ mode, the large gate current as in the ■ mode and ■ mode is not supplied to the main sirisk, so that the gate sensitivity is lower than in the ■ mode and ■ mode. However, in the auxiliary thyristor, since the reactive component of the gate current is not very small, the gate sensitivity in the (1) mode and (2) mode can be improved compared to the conventional one.

このため、上記実施例のトライアックではI〜■モード
のゲート感度を数μAにすることができる。一般にIC
の出力電流は最大5mA程度であるため、上記実施例の
トライアックはICの出力電流で充分に駆動することが
できる。
Therefore, in the triac of the above embodiment, the gate sensitivity in modes I to ■ can be reduced to several μA. Generally I.C.
Since the maximum output current is about 5 mA, the triac of the above embodiment can be sufficiently driven by the output current of the IC.

さらにトライアックには転流時のdv/dtによりトリ
ガされる特有のモードがあり、この耐量は一般に転1y
fE dv/ d tと称されている。このモードは転
流時の残留キャリアの挙動に起因しているが、上記実施
例のトライアックは主サイリスクと補助サイリスタとに
分けられており、しかも主サイリスクと補助サイリスタ
とを離して配置したことによる相乗効果により、この転
流dv/dt耐量の向上も図ることができる。これに対
し、従来装置では1〜■モードのゲート感度が5mA程
度に設計できたとしても、■モードのゲート感度はこれ
らの4倍の20mA程度となり、ICの出力電流では直
接駆動することができない。
Furthermore, triacs have a unique mode that is triggered by dv/dt during commutation, and this tolerance is generally
It is called fE dv/dt. This mode is caused by the behavior of residual carriers during commutation, and the reason is that the triac of the above embodiment is divided into a main thyristor and an auxiliary thyristor, and the main thyristor and auxiliary thyristor are placed apart. Due to the synergistic effect, this commutation dv/dt tolerance can also be improved. On the other hand, with conventional equipment, even if the gate sensitivity of modes 1 to ■ could be designed to be around 5 mA, the gate sensitivity of mode ■ would be around 20 mA, four times these, and could not be driven directly by the output current of the IC. .

第3図はこの発明を他のトライアックに実施した場合の
素子構造を示す断面図である。この実施例のトライアッ
クでは、前記補助サイリスクのP型層12を主サイリス
クのP型層11と一体化するようにしたものである。こ
のような構成によれば、P型層12とP型層11とを互
いに分離する必要がなくなるため、素子面積の縮小化を
図ることができる。
FIG. 3 is a sectional view showing the element structure when the present invention is implemented in another triac. In the triac of this embodiment, the P-type layer 12 of the auxiliary thylisk is integrated with the P-type layer 11 of the main thylisk. According to such a configuration, there is no need to separate the P-type layer 12 and the P-type layer 11 from each other, so that the device area can be reduced.

ここで、上記各実施例のトライアックではdv/dt耐
量が高感度な補助サイリスクによって決定される。この
ため、N型層15とP型層12もしくは11との間及び
N型層1GとP型層13との間にそれぞれ第3図に示す
ように抵抗r1、r2を挿入すると、ゲート感度は多少
低下するがdv/ dt耐量の向上を図ることができる
。そして、この抵抗r1、r2の抵抗値は、PN接合電
圧を0.6V、主サイリスタのゲート入力電流を5mA
に設定したとき、0.6V15mA、すなわち1000
程度に調整される。
Here, in the triac of each of the above embodiments, the dv/dt tolerance is determined by a highly sensitive auxiliary signal. Therefore, if resistors r1 and r2 are inserted between the N-type layer 15 and the P-type layer 12 or 11 and between the N-type layer 1G and the P-type layer 13 as shown in FIG. 3, the gate sensitivity will be reduced. It is possible to improve the dv/dt tolerance, although it decreases somewhat. The resistance values of these resistors r1 and r2 are such that the PN junction voltage is 0.6V and the gate input current of the main thyristor is 5mA.
When set to 0.6V15mA, i.e. 1000
adjusted accordingly.

ところで、上記第1図のような構成のトライアックを■
モードで動作させる場合の詳細な動作は次の通りである
。ゲート電極Gに負極性のトリガ信号が印加されると、
補助サイリスタのN型層15とP型層12からなるPN
接合が順バイアスされ、電極T1からP型層11及び配
線17を介してゲート電極Gに電流が流れる。そして、
N型層15、P型層12及びN型基板10からなるNP
Nトランジスタの電流増幅率αNと、P型層12、N型
基板10及びP型層19からなるPNPトランジスタの
電流増幅率αPとの和が、N型層15、P型層12、N
型基板10及びP型層19からなる補助サイリスタで1
を越えると、この補助サイリスクがターンオンし、ゲー
ト電極Gに接続されたゲート回路(図示せず)に電流が
流れる。この電流はゲート回路内に設けられた図示しな
いゲート抵抗により制限を受け、ゲート電位が電極T1
に対して正電位になると、今度はP型層12中の過剰正
孔を排出する方向になる。すなわち、電極T1に向かっ
て電流が流れ始め、主サイリスタがターンオンを始める
By the way, if you use a triac with the configuration shown in Figure 1 above,
The detailed operation when operating in this mode is as follows. When a negative trigger signal is applied to the gate electrode G,
A PN consisting of an N-type layer 15 and a P-type layer 12 of the auxiliary thyristor.
The junction is forward biased, and a current flows from the electrode T1 to the gate electrode G via the P-type layer 11 and the wiring 17. and,
NP consisting of an N-type layer 15, a P-type layer 12 and an N-type substrate 10
The sum of the current amplification factor αN of the N transistor and the current amplification factor αP of the PNP transistor consisting of the P-type layer 12, the N-type substrate 10, and the P-type layer 19 is the sum of the current amplification factor αN of the N-type transistor
1 with an auxiliary thyristor consisting of a type substrate 10 and a P type layer 19.
When the voltage is exceeded, this auxiliary thyristor is turned on, and a current flows through a gate circuit (not shown) connected to the gate electrode G. This current is limited by a gate resistor (not shown) provided in the gate circuit, and the gate potential is lower than the electrode T1.
When the potential becomes positive with respect to the P-type layer 12, excess holes in the P-type layer 12 are now discharged. That is, current begins to flow toward electrode T1, and the main thyristor begins to turn on.

この■モードの動作時における感度は前記第5図に示す
ような従来装置に比べれば向上している。
The sensitivity during operation in this (2) mode is improved compared to the conventional device as shown in FIG.

ところが、■モードの増幅ゲート動作時の場合と比べれ
ばまだ低い。
However, it is still lower than when operating the amplification gate in mode ■.

第4図はこの発明をさらに他のトライアックに実施した
場合の素子構造を示す断面図である。この実施例のトラ
イアックが前記第1図に示すものと異なっている箇所は
、補助サイリスタを構成するP型層12の表面領域に、
前記N型層15と分離してもう1つのN型層21を形成
するようにしたものである。そして、前記配t!111
7はこのN型層21の表面及びP型層12の表面並びに
P型層11の表面を接続するように形成される。
FIG. 4 is a sectional view showing the element structure when the present invention is implemented in yet another triac. The difference between the triac of this embodiment and the one shown in FIG.
Another N-type layer 21 is formed separately from the N-type layer 15. And the above distribution t! 111
7 is formed so as to connect the surface of this N-type layer 21, the surface of P-type layer 12, and the surface of P-type layer 11.

このトライアックでは、上記N型層2Iを新たに1[/
成することにより、前記第1図のものに対して、N型層
21、P型層12、N型基板io及びP型層19からな
る接合サイリスタが付加されている。
In this triac, the N-type layer 2I is newly added to 1[/
By doing this, a junction thyristor consisting of an N-type layer 21, a P-type layer 12, an N-type substrate io, and a P-type layer 19 is added to the one shown in FIG.

このトライアックにおいて、電極T2が正極性で、ゲー
ト電極Gが負極性にされる■モード時には、まず、N型
層15、P型層12、N型基板10及びP型層19から
なる補助サイリスタがターンオンする。この後、前記の
ようにゲート電位が電極T1に対して正電位になると、
今度はP型層12からN型層21に電流が流れ、N型層
21. P型層12、N型基板10及びP型層19から
なる上記接合サイリスクがオンを始める。そして、この
オン電流が配線17を介してP型層11にゲート電流と
して供給され、N型層14、P型層11、N型基板IO
及びP型層19からなる主サイリスクがターンオンする
。この場合、N型層21、P型層12、N型基板10及
びP型層19からなる上記接合サイリスクは、N型層■
4、P型層11、N型基板10及びP型層19からなる
主サイリスクに対して増幅ゲート機能を果たすことにな
り、このときの感度は第1図の場合よりも向上する。
In this triac, in mode (2) in which the electrode T2 is of positive polarity and the gate electrode G is of negative polarity, the auxiliary thyristor consisting of the N-type layer 15, the P-type layer 12, the N-type substrate 10, and the P-type layer 19 is first activated. Turn on. After this, when the gate potential becomes positive with respect to the electrode T1 as described above,
This time, current flows from the P-type layer 12 to the N-type layer 21, and the current flows from the P-type layer 12 to the N-type layer 21. The junction silicon layer consisting of the P-type layer 12, the N-type substrate 10, and the P-type layer 19 starts to turn on. Then, this on-current is supplied as a gate current to the P-type layer 11 via the wiring 17, and the N-type layer 14, the P-type layer 11, and the N-type substrate IO
and the main silicon risk consisting of the P-type layer 19 is turned on. In this case, the junction silicon risk consisting of the N-type layer 21, the P-type layer 12, the N-type substrate 10, and the P-type layer 19 is
4. It functions as an amplification gate for the main silicon layer composed of the P-type layer 11, the N-type substrate 10, and the P-type layer 19, and the sensitivity at this time is improved compared to the case of FIG.

上記■モード以外の動作は第1図のトライアックと同様
であるのでその説明は省略する。なお、この第4図のト
ライアックでも前記第3図の場合と同様に、P型層12
をP型層11と一体化して形成することもできる。
The operations other than the above-mentioned mode (2) are the same as the triac shown in FIG. 1, so the explanation thereof will be omitted. Note that in the triac shown in FIG. 4, the P-type layer 12 is similar to the case shown in FIG.
can also be formed integrally with the P-type layer 11.

[発明の効果] 以上説明したようにこの発明によれば、dv/ dt耐
量等の特性を損わずにゲート感度を高くすることができ
る双方向制御整流半導体装置が提供できる。
[Effects of the Invention] As explained above, according to the present invention, it is possible to provide a bidirectional control rectifier semiconductor device that can increase gate sensitivity without impairing characteristics such as dv/dt tolerance.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例装置の構成を示す断面図、
第2図は上記実施例装置のパターン平面図、第3図はこ
の発明の他の実施例装置の構成を示す断面図、第4図は
この発明のさらに他の実施例装置の構成を示す断面図、
第5図は従来装置の断面図である。 lO・・・N型基板、11.12.13.19・・・P
型層、14、15.16.20.21・・・N型層、1
7.18・・・配線、rl、r2・・・抵抗、Tl、T
2・・・電極、G・・・ゲート電極。 出願人代理人 弁理士 鈴江武彦 第1図 第3図
FIG. 1 is a sectional view showing the configuration of an apparatus according to an embodiment of the present invention;
FIG. 2 is a pattern plan view of the device of the above embodiment, FIG. 3 is a sectional view showing the configuration of another embodiment of the device of the present invention, and FIG. 4 is a sectional view showing the structure of still another embodiment of the device of the present invention. figure,
FIG. 5 is a sectional view of a conventional device. lO...N type substrate, 11.12.13.19...P
Type layer, 14, 15.16.20.21...N type layer, 1
7.18... Wiring, rl, r2... Resistance, Tl, T
2... Electrode, G... Gate electrode. Applicant's agent Patent attorney Takehiko Suzue Figure 1 Figure 3

Claims (3)

【特許請求の範囲】[Claims] (1)第1導電型の第1導電層と、 上記第1導電層の一方表面上に互いに分離して設けられ
た第2導電型の第2、第3及び第4導電層と、 上記第2導電層の表面領域に設けられた第1導電型の第
5導電層と、 上記第3導電層の表面領域に設けられた第1導電型の第
6導電層と、 上記第4導電層の表面領域に設けられた第1導電型の第
7導電層と、 上記第1導電層の他方表面上に設けられた第2導電型の
第8導電層と、 上記第8導電層の表面領域に設けられた第1導電型の第
9導電層と、 上記第2、第5導電層の表面上を連続して覆うように設
けられた第1の電極と、 上記第4、第6導電層それぞれと接続された第2の電極
と、 上記第8、第9導電層の表面上を連続して覆うように設
けられた第3の電極と、 上記第2導電層と第3導電層の表面を接続する第1の配
線と、 上記第2導電層と第7導電層の表面を接続する第2の配
線と を具備したことを特徴とする双方向制御整流半導体装置
(1) a first conductive layer of a first conductivity type; second, third, and fourth conductive layers of a second conductivity type provided separately from each other on one surface of the first conductive layer; a fifth conductive layer of the first conductivity type provided in the surface area of the second conductive layer; a sixth conductive layer of the first conductivity type provided in the surface area of the third conductive layer; a seventh conductive layer of the first conductivity type provided on the surface region; an eighth conductive layer of the second conductivity type provided on the other surface of the first conductive layer; and a seventh conductive layer of the second conductivity type provided on the surface region of the eighth conductive layer. a ninth conductive layer of a first conductivity type provided; a first electrode provided so as to continuously cover the surfaces of the second and fifth conductive layers; and each of the fourth and sixth conductive layers. a second electrode connected to the second electrode; a third electrode provided to continuously cover the surfaces of the eighth and ninth conductive layers; and a third electrode connected to the surfaces of the second conductive layer and the third conductive layer. A bidirectionally controlled rectifying semiconductor device comprising: a first wiring that connects; and a second wiring that connects surfaces of the second conductive layer and the seventh conductive layer.
(2)前記第2導電層と第3導電層とが一体化されてい
る特許請求の範囲第1項に記載の双方向制御整流半導体
装置。
(2) The bidirectionally controlled rectifying semiconductor device according to claim 1, wherein the second conductive layer and the third conductive layer are integrated.
(3)第1導電型の第1導電層と、 上記第1導電層の一方表面上に互いに分離して設けられ
た第2導電型の第2、第3及び第4導電層と、 上記第2導電層の表面領域に設けられた第1導電型の第
5導電層と、 上記第3導電層の表面領域に設けられた第1導電型の第
6導電層と、 上記第4導電層の表面領域に設けられた第1導電型の第
7導電層と、 上記第1導電層の他方表面上に設けられた第2導電型の
第8導電層と、 上記第8導電層の表面領域に設けられた第1導電型の第
9導電層と、 上記第3導電層の表面領域に上記第6導電層とは分離し
て設けられた第1導電型の第10導電層と、 上記第2、第5導電層の表面上を連続して覆うように設
けられた第1の電極と、 上記第4、第6導電層それぞれと接続された第2の電極
と、 上記第8、第9導電層の表面上を連続して覆うように設
けられた第3の電極と、 上記第2導電層、第3導電層及び上記第10導電層それ
ぞれの表面を接続する第1の配線と、上記第2導電層と
第7導電層の表面を接続する第2の配線と を具備したことを特徴とする双方向制御整流半導体装置
(3) a first conductive layer of a first conductivity type; second, third, and fourth conductive layers of a second conductivity type provided separately from each other on one surface of the first conductive layer; a fifth conductive layer of the first conductivity type provided in the surface area of the second conductive layer; a sixth conductive layer of the first conductivity type provided in the surface area of the third conductive layer; a seventh conductive layer of the first conductivity type provided on the surface region; an eighth conductive layer of the second conductivity type provided on the other surface of the first conductive layer; and a seventh conductive layer of the second conductivity type provided on the surface region of the eighth conductive layer. a ninth conductive layer of a first conductivity type provided; a tenth conductive layer of a first conductivity type provided in a surface region of the third conductive layer, separated from the sixth conductive layer; , a first electrode provided so as to continuously cover the surface of the fifth conductive layer, a second electrode connected to each of the fourth and sixth conductive layers, and the eighth and ninth conductive layers. a third electrode provided so as to continuously cover the surface of the layer; a first wiring connecting the surfaces of each of the second conductive layer, the third conductive layer, and the tenth conductive layer; 1. A bidirectionally controlled rectifying semiconductor device, comprising: a second wiring connecting the surfaces of the second conductive layer and the seventh conductive layer.
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DE88105056T DE3881264T2 (en) 1987-03-31 1988-03-29 Gate controllable bilateral semiconductor circuit arrangement.
EP88105056A EP0287856B1 (en) 1987-03-31 1988-03-29 Gate-controlled bi-directional semiconductor switching device
US07/174,982 US4994884A (en) 1987-03-31 1988-03-29 Gate-controlled bi-directional semiconductor switching device
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01286465A (en) * 1988-05-13 1989-11-17 Toshiba Corp Bidirectional control rectification semiconductor device
JPH0680821B2 (en) * 1989-05-01 1994-10-12 株式会社東芝 High sensitivity triac
FR2697674B1 (en) * 1992-10-29 1995-01-13 Sgs Thomson Microelectronics Thyristor and common cathode thyristor assembly.
FR2708811B1 (en) * 1993-08-06 1995-10-20 Sgs Thomson Microelectronics Thyristor with trigger amplification with increased holding current.
JP3352840B2 (en) * 1994-03-14 2002-12-03 株式会社東芝 Reverse parallel connection type bidirectional semiconductor switch
JP3352349B2 (en) * 1997-02-24 2002-12-03 シャープ株式会社 Bidirectional thyristor element
US6274892B1 (en) 1998-03-09 2001-08-14 Intersil Americas Inc. Devices formable by low temperature direct bonding
US6194290B1 (en) 1998-03-09 2001-02-27 Intersil Corporation Methods for making semiconductor devices by low temperature direct bonding
US6153495A (en) * 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
FR2797525B1 (en) * 1999-08-09 2001-10-12 St Microelectronics Sa TWO-WAY SWITCH WITH IMPROVED SWITCHING PERFORMANCE
FR2818805B1 (en) * 2000-12-21 2003-04-04 St Microelectronics Sa SENSITIVE BIDIRECTIONAL STATIC SWITCH
FR2819102B1 (en) * 2000-12-29 2003-04-04 St Microelectronics Sa BISTABLE BISTABLE PULSE CONTROL ELECTRONIC SWITCH
FR2834386B1 (en) * 2001-12-28 2004-04-02 St Microelectronics Sa BIDIRECTIONAL SWITCH VOLTAGE CONTROL
FR2864343A1 (en) * 2003-12-19 2005-06-24 St Microelectronics Sa TRIAC WORKING IN QUADRANTS Q1 AND Q4
US7612387B2 (en) * 2005-12-16 2009-11-03 Stmicroelectronics S.A. Thyristor optimized for a sinusoidal HF control
EP2819174B1 (en) * 2013-06-24 2016-10-26 Silergy Corp. A thyristor, a method of triggering a thyristor, and thyristor circuits

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4286279A (en) * 1976-09-20 1981-08-25 Hutson Jearld L Multilayer semiconductor switching devices
US4529998A (en) * 1977-12-14 1985-07-16 Eaton Corporation Amplified gate thyristor with non-latching amplified control transistors across base layers
GB2057188B (en) * 1979-08-22 1983-10-19 Texas Instruments Ltd Semiconductor switch device for a-c power control
DE2945380A1 (en) * 1979-11-09 1981-05-21 Siemens AG, 1000 Berlin und 8000 München TRIAC WITH A MULTILAYER SEMICONDUCTOR BODY
DE3118317A1 (en) * 1981-05-08 1982-11-25 Siemens AG, 1000 Berlin und 8000 München THYRISTOR WITH AUXILIARY ELECTRODE AND SHORT TERMINAL AREAS AND METHOD FOR ITS OPERATION
JPS583280A (en) * 1981-06-30 1983-01-10 Toshiba Corp Thyristor
JPS59132167A (en) * 1983-01-18 1984-07-30 Toshiba Corp Semiconductor device
IT1212799B (en) * 1983-12-15 1989-11-30 Ates Componenti Elettron ELECTRONIC DEVICE WITH CONTROLLED SWITCH FOR THE SUPPRESSION OF TRANSITORS.
JPS6188563A (en) * 1984-10-08 1986-05-06 Toshiba Corp Semiconductor switch

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