JPH01501261A - ２進木構造並列処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ２進木構造並列処理装置 関連出願に対するクロス・リファレンス関連出願は、これと同時に提出され、参 考としてここに組み入れられる出願筒９０３．０３１号の「並列処理方法」であ る。

発明の背景 この発明は一般にデータ処理に関し、さらに詳しく述べればおのおのが自らの工 １０（入出力）装置を含む多数の処理装置を使用する２進木構造並列処理機械に 関する。

需要が継続している。これらの努力の大部分は、計算機が単位時間当たりにより 多くの命令を処理し得るように計算機の作動速度の増加に集中している。しかし 直列計算機では、これらの努力がある意味で自滅的であったのは、すべての処理 が計算機の単一素子によって行われ、計算機の資源の大部分をいつでも遊び状態 に保つからである。

これらの問題の若干を回避する努力において、プレイ処理装置のような特殊目的 の機械が開発されたが、これは問題の特別なりラスを解決するように特別に設計 されている。残念ながら、かかる計算機はある計算仕事の実行に商業的成功を収 めているが、他の計算仕事を適当に実行することができない。

近年、複数個の処理装置を並列に作動させることによって処理筒を増加する努力 がなされている。例えば、Ｃｈｕａｎ　−１ｉｎ　Ｗｕ　およびＴ８ｅ−ｙｕｎ 　Ｆａｎｇ　の並列および分布処理用の相互接続網（ＩＥＥＥ１９８４）参照。

１つのかかる並列処理装置は、複数個の処理装置が木構造網、標準としては２進 木構造、の形に接続されるものである。１９７９年１月２２日〜２４日、パサデ イナ、カリフォルニア技術協会、ＶＬＳＩ　会議議事録、３、Ａ、Ｂｒｏｗｎｉ ｎｇの「処理装置の木による計算」；Ａ、　Ｍ、　Ｄｅｓｐａｉｎらの［構成ｆ ａ　品トＬ　テＣ１計Ｎ　機Ｊ、（１９７９年）；　１９７９年１月２２日〜２ ４日、カリフォルニア技術協会、’ＶＬＳＩ　会議議事優、Ａ、　ｌ鴎ｇＯの「 セル状言語命令計算機アーキテクチャ」；議事録１９７７ＮＣ，第６４５頁〜第 ６５５頁（１９７７年６月）、Ｒ，Ｊ、　Ｓｗａｎらの［Ｃｍ　−Ａモジュール 式、マルチマイクロ処理装置；計算機に関するＩＥＥＥ　）ランデクジョン、第 Ｃ−３０巻、第１２号、第９２３百〜第９３３頁（１９８１年１２月）、ＷＵお よびＦａｎｇにおいて第４６頁〜第５６頁で再印刷された、Ｊ、Ｒ。

ＧＯＯｄｍａｎらの［過度木構造：多重処理装置相互接続技術に１９７９年９月 、カーネギ−・メロン大学、計算機科学の技術報告部、Ｊ、　Ｌ、　Ｂｅｎｔ１ ＋ｉｉｙおよびＨ，Ｔ。

Ｋｕｎｇの「木構造並列計算機に関する２つの報告書」。

２進木構造計算機において、木の根と葉におけるものを除く各処理装置が１つの 親処理装置および２つの子処理装置を持つように多数の処理装量が接続されてい る。処理装置は標準として、親処理装置から流れて来るデータに同期して作動し かつその結果を下降する処理装置に送る。

データの記憶および検索における重要な問題は、（１９７８年６月）にしたがっ て分析することができる。Ｂｅｎｔｌｅｙ　（ｄ靜探索問題を、Ｎ個の目的の組 Ｆを内部データ構造りに事前処理しかつデータ構造りを分析することによって組 （ｓｅｔ　）　Ｆについての質問に回答する問題として定義している。Ｂｅｎｔ ｌＪｙは探索機能の複雑性を特徴づけるＮの６つの機能、すなわちＮ目的を記憶 するためにＤによって要求される記憶の量Ｓ１ＤをＳの形に構成するのに必要な 事前処理時間Ｐ１およびＤを探索することにより質問に回答する所要時間Ｑ１を 定めている。

かかるデータベースによって解決される問題の例は会員問題である。この場合、 全面的に命令された組ＦのＮ個の素子は、ｒｐｌｃｘがあるか？」の形の質問が 速やかに回答されるように処理される。直列計算機の共通解決は、記憶されたア レイＤおよび２進探索にＦを記憶することである。かくて、会員問題はＳ＝Ｎ； Ｐ−〇（Ｎ　１０ｇ　Ｎ　）　；　Ｑ−〇（ｌｏｇ　Ｎ　）という複雑性を持つ 順次処理計算機で計算される。

Ｂｅｎｔｌｅｙは分析可能な探索問題を、１組の目的Ｆに対する新しい目的Ｘの 関係をたずねる質問が質問（ｚ、Ｆ）＝Ｂｑ　（”＋　ｆ） として書かれる問題として定義されるが、ここでＢは識別を持つ可換な、結合的 な２進演算子すの反復適用であり、ｑは新しい目的ＸとＦの各素子ｆとの間に加 えられる原始質問である。したがって会員問題は会員（Ｘ、Ｆ）−ＯＲイＤ−ル （Ｘ、ｆ）の形になるとき分析可能な探索問題であり、ただしＯＲは論理機、Ｏ Ｒおよびイコールは目的ＸとＦの各素子ｆとの間に加えられる原始質問「ｘＦｉ ｆに等しいか」である。

この種の問題についての重要なアイデアはその分解能力である。Ｆについての質 問に回答するため、我々はＦの任意な下位の組に加えられる質問の回答を組み合 わせることができる。

この種の問題は並列処理環境での迅速な実行に好適である。組Ｆは利用できる処 理装置の数に等しい多数の任意なサブセットに分けられる。次に原始質問ｑは、 すべての処理装置に通じる未知のＸと局部記憶されたセット素子でとの間で各処 理装置に並列に加えられる。

次にその結果は演算子すの１ｏｇ２Ｎ反復によって並列に組み合わされ、まず隣 接するＮ／２対の処理装置によりｂ計算を行い、第１組の計算の結果のＮ／４対 によりｂ計算を行い、以下同様に１つの結果が得られる゛までｂ計算を行う。

並列処理環境におけるこの演算の複雑性は次の通り計算される。組ＦのＮ個の各 素子は、Ｎ個の素子がすべての処理装置に分布されるように処理装置に分布され なければならない。これを行う時間段階数はセットの素子数に等しい。かくて、 Ｐ−０（Ｎ）。もし各素子がＳ−Ｎのように異なる処理装置に記憶されているな らば、原始質問に回答する所要時間は１つの時間段階であり、最後の回答を計算 する所要時間はＯ（１０ｇ２Ｎ）である２進木構造により報告し返す所要の時間 段階数である。かくて、Ｑ　＝　Ｏ（１）　＋　Ｏ（１０ｇ２Ｎ　）。直列計算 機により実行されるときの会員問題の複雑性と比較して、並列処理装置を使用す ると、データ構造を作る所要の事前処理時間が大幅に節約されるのは、整然たる アレイの形にデータ構造を記憶する必要がないからである。

Ｂｅｎｔ：ｔｏｙおよびＫｕｎｇは、上述の程度の処理室を達成するように設計 された第１図に示される特定の木構造を提案した。第１図に示される通り、それ らの木構造は葉処理装置Ｐ４−Ｐ７を共有する２つの２進木構造に構成された処 理装置ｐｉ−ｐｉ　ｏの７レイを含む。

データは１つの２進木構造において後処理装置Ｐ１から葉処理装置ｐ４−ｐ７ま で流れる。データは葉処理装置で演算され、その結果は第２の木構造において葉 処理装置Ｐ４−Ｐ７から後処理装置Ｐ１０まで流れる。

明らかに、所望ならばもつと多くの処理装置を７レイに使用することができる。

第１図の各葉処理装置Ｐ４−Ｐ７にデータをロードするために、各葉処理装置用 のデータは連続する時間段階で後処理装置Ｐ１に供給されて、中間処理装置Ｐ２ およびＰ３を介して各葉処理装置までプレイを通して送られる。かくて、データ を葉処理装置にロードするには葉処理装置当たり少なくとも１つの時間段階を要 する。

データ構造は、後処理装置Ｐ１に質問を与えてその質問を各葉処理装置に並列に 伝搬することによって質問される。質問の結果は次に処理装置Ｐ８およびＰ９を 経て後処理装置Ｐ１０に報告し返されるが、これらの各処理装置は木構造におい てより高い２つの入力からの結果を計算する。明らかであると思うが、質問の伝 搬時間および２進木構造による結果は、直列計算機の場合に比べて全処理高に認 められる遅延を生じる。

並列処理装置で１つの質問に回答する所要時間は直列計算機のそれに比較し得る が、並列処理装置では質問はときどきパイプライン形式で処理されるが、直列計 算機ではそれが不可能である。かくて、Ｏ（１０ｇ２Ｎ）段階の後で、結果は時 間段陽当たり１つの速度で並列処理装置から流出し始める。もしパイプの充填お よび排出時間が無視できるほど質問数が大きければ、複雑性はＳ＝Ｎ、Ｐ＝Ｏ（ 、Ｎ）およびＱ−〇（１）として計算することができる。

しかし、パイプラインが２進木構造の伝搬遅延の影響を最小にするのに使用でき ない場合が数多くある。

これらはすなわち １、「外部」質問の数が小であったり、１組の質問が木構造内部の処理素子から 内部発生されたりする、分解可能な探索問題。内部発生の質問はＢθｎｔ１ｅｙ およびＫｕｎｇＯ方式によりｌｏｇ　Ｎ段階で根に移動して、もう一度ｌｏｇ　 Ｎ段階で下方に広げられる必要がある。各質問はパイプ排出を強制するので、す べての質問についてＱ　＝　Ｏ（ｌｏｇ　Ｎ　）である。人工情報生産装置はこ の種の問題の説明例を与える。

２．１つのデータ構造りを作ることができない探索問題。すなわち、ある複雑（ または多次元）な目的の組では、探索問題は１つのデータ構造りに適用すること ができない。１組の各素子が多くのフィールドまたはキーを持つと思われる複雑 な記録構造である関連データベースを考えてみる。かかる記録を探索するために 〜データ構造りは必ず各フィールドについて要求される。したがって、この場合 は各記録のに個のフィールドについてＰ（Ｎ）＝ｋＮ″′Ｃある。

６、　第１順位の組Ｆは論理文字、すなわち認識ベースを意味する。我々はＦの 各素子に対する１組の［目標文字」の１組の一体化を計算したいと思う。論理変 数は一体化の間に任意な第１次の項に結合することができるので、１つの質問は 変数項の新しい値を結合して代入することにより認識ベースにある素子の全組を 変更することができる。したがって連続する質問１は、文字の連続的に異なる総 圧対して処理される。（より簡単な場合はＤの頻繁な再構成を必要とする、動セ ットＦに対する頻繁な変形を意味する。）すなわち、質問（”１ｐ　Ｆｉ　）　 −Ｂｑ　（Ｘｌ、ｆｌ）ただしＦｌ　−ＰＪｒ　ｅ　（Ｆｌ−１、質問（Ｘｌ− ｘ　ｖ　Ｆｌ−ｘ　）　）。

（論理プログラミングの場合、関数は論理一体化後の代入であるが、関連データ ・ベースでは関数は挿入または削除であるかもしれない。

４．１組の質問にある１つの質問が前の質問の結果を知らないと計算できない問 題。統計パターン整合の仕事に対する動プログラミング法では、基準定規の組に 対する未知の単一整合は前の未知の最良整合を知らないで計算することはできな い。すなわち、１組の未知ＸＩ、ｉ　＝１．　・・・・・・・・・・・・９Ｍで は、質問（Ｘ１＊　Ｆ）−Ｂｑ（”ｉｔ質問（ｘｉ−１＋　Ｆ　）ｇ　ｆ）とな る。この場合、上述の第１の場合と同じパイプ排出現象が現われる。

５、我々が１つの組またはおそらく異なる組にわたり同じ未知Ｘについて多数の 異なる質問を計算したいと思う探索問題。

質問１　＜　ｘ、　Ｆ　）　−Ｂ（Ｌｉ　（ｘｔ　ｆ）ただしｉ　−１、・・− ・−、Ｍ０人工情報生産装置はこの種の問題の例をも提供する。

我々はこの種の問題を、はぼ分解可能な探索問題と呼ぶことにする。

２進木構造形並列処理装置の追加の欠陥は効率および故障許容限界などである。

木構造によって行われる計算の効率がしばしば減少されるのは、特定のサイクル で各処理装置によって要求される計算時間の量がその位置の状態により大きく異 なることがあるからである。かかる相違はしばしば不要の待ち時間および増加し た計算時間を生じる。さらに周知の通り、２進木構造の処理装置は先天的に故障 を極めて許容し得ない。

かかるすべての故障は２進木構造アーキテクチヤによるリップルを生じやすいの で、故障を検出するだけではなく故障にかかわらず正確な計算を作るように補償 されることが重要である。

発明の概要 本発明は２進木構造に接続された複数個の並列処理素子を含み、最高および最低 レベルのものを除く各処理素子は１つの親処理素に通じるとともに第１および第 ２（または左右）子処理素子に通じている。説明のために、１０２３個の処理素 子が１０レベルの木構造に配列されている。

各処理素子は処理装置と、読出し／書込みまたはランダム・アクセス記憶装置と 、ｌ１０（入出力）装置とを含む。Ｉ１０装置は各処理素子とその親子処理素子 との間のインターフェースを提供して、２進木構造を通る伝搬速度を著しく改善 する。Ｉ１０装置は本発明の現在好適な実施例を１２メガヘルツでクロックさせ る。平均処理装置命令サイクル時間は１．８マイクロ秒であり、１０２６個の処 理装置から成る木構造の場合に、毎秒約５億７，０００個の命令の粗計算処理高 を持つ装置が作られるが通信オーバーヘッドにはその内のごくわずかが要求され る。

本発明の２進木構造計算機における伝搬遅延を最小にするために、工１０装置は 種処理素子からのデータおよび質問を、先行技術の２進木構造アレイにおける０ 　（１０ｇ２Ｎ　）処理命令サイクルではなく１つの処理命令サイクルにおいて すべての他のＮ個の処理素子に通信する。

原始質問は各処理素子によって並列に実行され、その結果は種処理素子に報告し 返すのに使用できる。いくつかの重要なケースでは、これらの結果は組み合わさ れて、先行技術の２進木構造アレイにおける０　（１０ｇ２Ｎ　）処理命令サイ クルではなく１つの処理命令サイクルにおいて種処理素子に報告し返される。

この作動モードは同報通信／整合／分解／報告と呼ばれる。

その結果は、本発明の装置による放送および報告動作の経過時間がアレイにある 処理装置の数にかかわらず実際に一定の時間であることを示す。発明の本実施例 では、この時間は約１．５マイクロ秒／バイトである。

結果として、上記のほとんどの分解可能な各探索問題は本発明によって有効に実 行される。ケース１のような内部発生の質問は、一定数の機械サイクルで報告さ れかつ放送される。同様に、ケース４は同じ一定時間の同報通信／報告サイクル によって有効に処理される。

ケース２において、本発明の処理装置アレイに関する多重データ構造は不要であ る。記録内部の異なるフィールドに関する質問は、質問の実行前にフィールド位 置の放送によって行われる。ケース３において、連続的に異なる組は休まずに計 算され、連続する質問がおのおの一定数の機械サイクルで絶えず同報通信される 間に各処理素子に完全に保持されている。

本発明のもう１つの重要な能力は、可換でかつ結合的な２進演算子すの範囲を速 やかに計算する直接ハードウェア支持を提供することである。上述の会員問題で は、２進演算子ＯＲが原始質問の結果のすべてに反復適用される：（ｘ、ｆ）に 等しい。順次環境において、この演算は計算するために直線時間を要求すること がある。並列環境では、それは対数時間で計算することができる。本発明により 、それは一定時間で計算される。

本発明のＩ１０回路は、処理素子に記憶された１組の値の内の最も望ましい値を 決定してこの値を報告する高速関数解決および報告機能をも提供する。説明のた めに、この値は最小値でありかつその機能は最小値解決（ｍｉｎ　−ｒｅｓｏｌ ｖｅ　）と呼ばれる。最小値解決は、ハードウェアにおいて１つの命令サイクル で処理素子に分布された１組の値の内の最小値を計算する。最小値が報告される だけではなく、最小値を持つ処理素子が「勝者状態」にセットされて、順次一定 時間で報告される計算中の敗者および１人の勝者のあらゆる処理素子に対する指 示を与える。（同点は固定処理素子順序方式によりハードウェアで仲裁される。

）会員問題はかくて、ＯＲを計算するために（実行された恒等演算子の適用後に 木構造を通じて分布された）０および１に最小分解を適用することによって計算 することができる。同様に処理装置のアレイ内部に集められたデータは、最小分 解の勝者の順次列挙により０（Ｎ）時間に記憶された順に読み出することができ る。

例えば、会員問題のケースでは、最小分解機能は下記の通り実行される： １、７レイの１つの処理素子に対して各素子を順次分布させることによって組Ｆ のＮ個の目的を事前処理する。機械全体についてはＳ−Ｎ、そしてＰ−Ｎが注目 される。

２、未知の目的Ｘを一定時間内に丁べての処理素子に同報通信する。

６、　各処理素子で並列に質問が＜ｘ、ｆ）に等しいか？を加える。並列では、 各処理素子はもしｘ−ｆならば最小分解値をＯにセットし、さもなければ１にセ ットする。

４．１つの命令サイクルで最小分解する。全計算時間はＱ−０（１）であり、丁 なわち段階２．３および４の和である。原始質問ｑが恒等性よりも複雑であるケ ースでは、実行時間はｑの同時実行の全組の内で最も遅いものに比例する。

かくて、もし本発明の処理装置アレイに４個のデータ素子を記憶丁べきならば、 かかるデータ素子を４個の処理素子に記憶するには４個の命令サイクルを要する 。その後いかなる時でも、質問を根処理素子に提供することによって質問が処理 される。１つの命令サイクル内で、質問は各処理素子に伝搬され、各処理素子に 記憶される情報に対して試験され、そして回答が報告し返される。

本発明の装置による解決に好適な問題の他の例は、人工情報生産装置である。か かる生産装置の例は、オ月６日〜１０日）に記載された３ａ１ｖａｔｏｒｅ　Ｊ 、　５ｔｏ１ｆ。

の「ＤＡＤＯ機械による生産装置実行用の５つの並列アルプリズム」に説明され ている。

論理プログラミング、関連データベース演算および統計パターン認識は、はとん どの分析可能な探索問題として同様に定義することができる。これらの各問題は 、本発明の処理装置プレイの同じ共通プログラミング範例を共有するニ ー　最初の１組のデータの分布。

−一定時間におけるデータの同報通信。

−基準組のあらかじめ記憶された素子に対するある原始質問の局部実行（それぞ れ、第１次論理文字の統一化、タプルの関連選択、発音の形の動的時間偏向整合 ） −一定時間内で最良の回答を発見する決意。

−最終回答の報告。

上記から、本発明のいくつかの重要な原理が識別できるニ ー　本発明の装置により操作されたデータの形式は任意な型または大きさのもの でよ＜、シたがって現存の任意な在来計算機システムで操作し得るデータの同じ 広範囲を処理することかできる。

−原始質問ｑは、現存の任意な計算機でプログラム可能な任意の計算であること ができる。したがって、本発明の装置は任意な特定のクラスの応用に制限されな い。

−本発明の装置は、ＡＩ、信号処理、データベース処理、テキスト処理、数字処 理などを含む定義可能な任意の応用領域に関するほとんどの分解可能な探索問題 として定義し得る任意な記憶および検索機能を速やかに実行することができる。

例えば、原始質問ｑは簡単な恒等性試験よりも複雑であるかもしれない。音声認 識の領域では、我々は未知の素子と基単組の各素子（我々の例では組Ｆ）との間 の整合の程度を計算する原始質問ｑを定めたいと思うことがある。このケースで はｑは未知素子が組素子と正確に整合するならば０を計算し、全く類似性がない ならば識別（計算機の記憶装置で表わし得る最大数）を計算する関数であること ができ、また距離のメートルを表わ丁ある整数、すなわち未知素子がどれだけ組 素子に整合するかを知ることができる。いろいろなプログラム可能な決方がこの 関数を定めるのに使用することができる。本発明がそれらを丁ぺて支持するのは 、各処理素子がプログラム可能な計算機だからである。

かくて、名前の計算機整合のケースでは、適当に定められた原始質問ｑは「Ｊｏ ｎｅｓ　Ｊ、［Ｍａｓｏｎ　Ｊおよび［Ｈａｍｅｒｓｈｏｌｄ　Ｊの整合の評価 よりも（Ｏに）近いｒ　Ｓｍ１ｔｈ　Ｊ対「Ｓｍｙｔｈａ　Ｊの部分整合を評価 することかわる。我々がこの状況でｑを距離として示すならば、［Ｓｍ１ｔｈ　 Ｊが我々の組の素子であるか、「３ｍ１ｔｈ　ｊがＦのある素子にぴったり整合 するかを決定するために１我は下記を定める 質問（ＸＩＦ）−最小距離（”ｔ　ｆ）重要な点では、はとんどの分析可能な探 索問題の迅速な実行が一般的であり、丁なわち広範囲な問題領域に−　実際に、 あらゆる問題領域に適用できる。この簡単な例では、距離関数は文字ストリング の部分整合、平面内の１組の点のマンハッタン距離、ＡＩ記号式（例えばＬＩ　 ＳＰ式または第１次論理式、あるじはＰＲＯＬＯＧ式で定め得る）の部分整合、 または例えば音声や音響波形のＬＰＣ係数のようなある信号の測定済パラメータ を表わ丁１組のベクトルに関係することかある。本発明はこれらのデータ形式及 び任意な計算機システムにより定められ、表わされ、かつ記憶される他のデータ 形式の丁べてを支持てる。

したがって本発明の１つの主な目的は、新しい改良された並列処理方式を提供す ることである。

本発明のもう１つの目的は、２進木構造に配列された複数個の処理素子を提供す ることであり、この場合各処理素子はその処理素子および他の処理素子と通信し 得る自らのＩ１０装置と組み合わされる。

本発明のもう１つの目的は、改良された効率および故障許容能力を備える２進木 構造に配列された並列処理装置を提供することである。

本発明のもう１つの目的は、２つの連続する故障後に２進木構造機械の正しい作 動を本質的に保証するとともに、第６の連続故障後に正しい作動の５０％の可能 性を保証する並列処理装置を提供することである。

本発明のも５１つの目的は、各処理装置の平均計算時間からの計算時間偏向を減 ら丁ことによって並列処理装置の効率を改良する方式を提供することである。

図面の簡単な説明 本発明の上記および他の目的、特徴ならびに利点は本発明の下記説明に関して一 段と明白になると思う。

第１図は先行技術の２進木構造の概略図であり；第２図は１０２６個の処理素子 の２進木構造を含む本発明の好適な実施例の一般形状を示し；第３図は８７５１ 処理装置、１１０装置、およびランダム・アクセス記憶装置を含む単一の処理素 子をブロック図の形で示し； 第４Ａ図および第４Ｂ図は第３図の単一処理素子の詳細な接続図を示し； 第５図は単一計算サイクルの間の基本モデルの機能流れ図であり； 第６Ａ図および第６Ｂ図は同報通信、報告−分解、手直し、パリティ検査、命令 デコーダ、記憶支持、およびアドレス・ラッチ・ブロックを含む工／○装置の接 続図であり； 第７図は第６Ａ図および第６Ｂ図の同報通信ブロックの一般概略図であり； 第８図は第７図の同報通信ブロックの詳細な接続図であり； 第９図は第６Ａ図および第６Ｂ図の分解−報告ブロックの分解部分の一般概略図 であり： 第１０Ａ図および第１ＱＢ図は第６Ａ図ならびに第６Ｂ図の分解−報告ブロック の詳細な接続図であり；第１１図から第１６図までは第１ＱＡ図および第１０Ｂ 図のブロックの詳細な接続図であり；第１７Ａ図および第１７Ｂ図は第６Ａ図な らびに第６Ｂ図の命令デコーダ・ブロックの詳細な接続図であり　； 第１８図は故障制御装置の一般概略図であり：第１９図はソフトウェア核心の流 れ図である。

発明の詳細な説明 第２図に示される通り、本発明の２進木構造並列処理装置は、２進木構造の形に 配列されたＰＥＩ　−ＰＥ１０２３として識される複数個の処理素子を含む。親 処理素子を持たない根処理素子ＰＥ１および子処理素子を持たない葉処理素子ｐ Ｅ５１２−ＰＥ１０２３を除く各ＰＲは、親処理素子ならびに２個の子処理素子 と接続されている。例えば、ＰＥ２は通信ラインＣ２によりその親ＰＥ１と通信 し、通信ラインＣ４により第１（または左）子ＰＥ４と通信し、通信ラインＣ５ により第２（または右）子ＰＥ５と通信する。同様に、ＰＥ４は通信ラインＣ４ によりその親ＰＲ２と通信しかつ通信ラインＣ８およびＣ９によりその左右子Ｐ Ｅ８ならびにＰＥ９　（図示されていない）と通信する。

根処理素子ＰＥ１は、ライン５によりボード間インターフェース回路Ｔを介して ホスト専用処理装置３と通信する。好適な実施例では、ディジタル・イクイソプ メント（］）ｉｇｉｔａｌ　Ｅｑｕｉｐｍｅｎｔ　Ｃｏｒｐ、　）社のＶＡＩ　 １／７５０（ＴＭ）がホスト専用処理装置として働き、本発明の使用者にとって 明らかな唯一の装置である。

かくて、現在好適な実施例は、ＶＡＸＩ　１　／７５０に対する透明な後置処理 装置と見なされる。

第６図、第４Ａ図および第４Ｂ図から、好適な実施例の単一処理素子がブロック 図の形で示されている。

この処理素子は、処理装置３０として働くインテル（工ｎｔθ’１）８７５１マ イクロコンピユータ・チップと、２個の８に×８静ランダム・アクセス記憶チッ プ４２゜４４および１６ｋＸ１パリティＲＡＭ　４６を含む読出し／書込みまた はランダム・アクセス記憶装置（ＲＡＭ　）４０と、工／○装置５０とを有して いる。

処理装置３０は、単一シリコン・チップ上に４に消去式プログム可能読出専用記 憶装置（ＥＰＲＯＭ　）および２５０バイ）ＲＡＭを含む８Ｉｌ′ツト・マイク ロコンピュータである。ＥＰＲＯＭは以後の手直し、変形などに具合よく使用さ れる。処理装置３０は、処理装置間の相互接続を簡潔化してＩ１０手顆全天きく 支援する４個の並列８ビツト端子を備えている。ＲＡＭ　４２．　４４は処理装 置３０用の局部記憶装置として働く。

工／○装置５０は、命令およびデータを処理素子に入出力する重要な装置として 働く。Ｉ１０装置５０は記憶支持回路を含むとともに、記憶および通信両用のパ リティを計算し、故障検出を容易にする。Ｉ１０装置５０は、並列処理装置を１ ２メガヘルツで、丁なわち処理装置３０およびＲＡＭ４２．４４．４６の最大速 度でクロックさせるデート・プレイ技術で実現されたＩＣであることが望ましい 。平均機械命令サイクル時間は、毎秒的５７，０００万個の命令の粗計算処理高 を持つ装置を作る、１．８マイクロ秒である。

工／○装置５０は記憶マツプ装置として呼び出され、丁なわち処理装置３０はそ のアドレス・スペースの特殊位置に対する読出しおよび書込みによってＩ１０装 置を呼び出す。Ｉ１０装置５０は６つの書込み可能位置および８個の読出し可能 位置を含む。処理装置３００４個の８ビット並列端子は、端子ＰＱ−Ｐ３で表わ されている。端子ｐｏは、処理装置３０をその左右の子処理装置の端子Ｐ１に接 続し、処理装置３０と記憶装置４０との間のデータ・バスとして働くとともに工 ／○装置５０におけるラッチに記憶されるアドレスの低位８ビツト用のアドレス ・バスとしても働く、アドレス／データ・バス５１に接続されている。端子Ｐ１ は処理装置３０とその親との間の接続として働く。

処理装置３０の端子ＰＱとその子の端子Ｐ１との間の接続は処理装置間のデータ 通路として働き、また処理装置チップ間の直接接続となったりバス・トランシー バを介してボード接続はずれとなることがある。

−ンＡ３−Ａ１２に表わされる８ビツト端子Ｐ２の５ビツトは、アドレスの高位 ５ビツトを記憶装置４０に供給する。処理装置３０のピンＡ１３に表わされる端 子Ｐ２の１ビツトは、バス・トランシーバ用の直接制御として用いられる一方、 処理装置３０のピンＡ１４に表われるもう１つのビットは受信ハンドシェーク・ ラインとして働く。

端子Ｐ３からのラインの６ビツトは、隣接した処理素子を呼び出丁ときにハンド シェーク・ラインとして使用され、また２ビツトは記憶装置用の読出しおよび書 込みストローブとして使用される。第４Ａ図および第４Ｂ図から、処理装置３０ の端子Ｐ６のピンＬＡＣＫ　。

ＬＩＮＴはその左の子のピンＰＡＣＫ　、ＰＩＮＴに接続される一方、処理装置 ３０の端子Ｐ３のピンＲＡＣＫ　、ＲＩＮＴはその右の子のピンＰＡＣＫ　、Ｐ ＩＮＴに接続されている。同様に、処理装置３０の端子Ｐ６のピンＰＡＣＫ　、 ＰＩＮＴはその親のＬＡＣＫ、ＬＩＮＴ　（左の子の場合）またはＲＡＣＫ　。

ＲＩＮＴ　（右の子の場合）のいずれかに接続される。これらの６個のピンに現 われる信号は、子／親処理装置に出入するハンドシェーキングを表わ丁。転送が 隣接処理装置に制限されるとき（木構造の近隣通信）、非同期４サイクルのハン ドシェーク・プロトコールはデータを移動するのに用いられる。

再び第３図、第４Ａ図および第４Ｂ図から、ライン５２．５３，５４はＰＲの処 理装置３０からその親、左の子および右の子までそれぞれ接続されるデータ・ラ インを含む。明らかであると思うが、ＰＥのデータ・ライン５２は次の上方レベ ルでその親のデータ・ライン５３またはデータ・ライ１５４のいずれかに接続さ れる。同様に、ライン５６．５７．５８はＰＥのＩ１０装置５０からその親、左 の子および右の子にそれぞれ接続されるＩ１０ラインを含み；またＰＥのＩ１０ ライン５６は次の上方レベルでその親のＩ１０ライン５ＴまたはＩ１０ライン５ ８のいずれかに接続される。

第５図から、本発明により複数個のＰＥによって実行される単一計算サイクル用 の基本モデルの機能流れ図が示されている。本質的には、単一計算サイクルは同 報通信段階６０と、計算段階６５と、分解段階７０と、報告段階７５とを含んで いる。回報通信段階６０は、データまたは命令もしくはその両方を２進木構造に あるＰＲのサブセットに回報通信する段階を含む。

この同報通信に続き、計算段階６５０間にＰＲの第２サブセツトによって計算が 行われる。この計算に続き、分解段階７０は報告段階７５の間に計算の結果を報 告するＰＥの第３サブセツトの識別を決定する。説明のために、データおよび命 令はホスト専用処理装置によって回報通信される。

このモデルでは、４つのソフトウェア依存の作動モードは、各段階で選択された ＰＥのサブセットおよび同報通信されるデータまたは命令もしくはその両方の形 式により識別することができる。これら４つのモードとは二単−命令ストリーム 多重データ・ストリーム用のＳＩＭＤ、多重命令ストリーム多重データ・ストリ ーム用のＭＩＭＤ　％多重−単−命令ス）　ＩＪ−ム多重データ・ストリーム用 の１ＪｓＩ匹、および単一プログラム多重データ用のＳＰＭＤの諸モードである 。

さらに詳しく述べれば、ＳＩＩ／、Ｄモードでは、各ＰＥは自らのデータをまず ロードされて次に命令の単一ストリームが丁べてのＰＥに同報通信される。最初 に同報通信されたデータおよび前の命令の結果であるその局部状態により、各Ｓ ＩＭＤＰｇはストリームからどの命令を実行するかを決定する。

ＭＩＭＤモードでは、各ＰＥはその局部プログラムおよびデータをまず同報通信 され、次に各ＰＫはその隣接するＰＥから論理的に切り離されて独自に実行する 。

２進木構造の残りに対する論理の再接続は、ＰＥがその計算を仕上げたときに起 こる。

ＭＳＩＭＤモードでは、ＰＥの２進木構造は順序を示す木の完全な機能性を維持 する多数の分枝に区分される。

ＭＩＭＤモードで作動しているかかる各分校の根は、ホストと共にＩ１０能力を 除く順序を示す木の根と機能的に同一である。ＭＳＩＭＤモードで作動している 装置は、したがって、１組の２進木構造と見なされる。

ＳＰＭＤモードでは、各ＰＥは共通プログラムの写しをまず回報通信され、次に その局部データを回報通信される。ＭＩＭＤモードと違って、ＰＥはこの点で自 らを論理的に切り離さず、むしろ上記から同報通信されるデータ・ストリームを 受信し続ける。かくて各ＰＥの計算は３つの成分、すなわち各ｐＥが実行する共 通プログラム、ＰＥが最初にロードされた局部データ、および上記から同報通信 されている連続データ・ストリーム、によって決定される。

Ｉ１０装置は、Ｍ工■モードにあるＰＥがその親から論理的に切り離され、した がって工１０通信がそれらの間に起こらないので、七〇ＰＥおよびその子のＰＥ がＭＩ）ＪＤモードまたはＳＩＭＤモードにあるかどうかを知らなければならな い。ＰＥ、その左の子、およびその右の子のＭＩＭＤ　、／　ＳＩＭＤ状態に対 応する情報の６ビツトは、工１０装置によって使用される。

これらのピントを維持するために、各Ｉ１０装置にある書込み可能ビットは、自 らをＭＩＭＤまたはＳＩＭＤにセットするのに用いられる。もう１対のピッ）Ｍ ＩＭＤ−ＲＣおよびＭＩＭＤＬＬＣは、そのＰＥの子がＭＩＭＤまたはＳＩＭＤ モードにあるかどうかを示すのに用いられる。

ビットＭＩＭＤ　−ＲＣおよびＭＩＭＤ　−ＬＣの対は２通りの方法直接書込み の方法である。第２法は子のＩ１０装置からその親までＭＩＭＤ　／　ＳＩＭＤ 状態ビットの伝搬による方法である。このビットは親によって直接読み出された り、それが読み出されると同時に親のＭＩ■−ＲＣまたはＭＩＭＤ　−ＬＣピッ トにラッチされる。

上記に示された通り、処理装置４０および各ＰＲのＲＡＭ　４０は既製の集積回 路である。Ｉ１０装置はそうではない。ＰＥのＩ１０装置は本質的に５つのオペ レーション、丁なわち同報通信、分解および報告のＩ１０機能を果た丁とともに 記憶支持ならびに手直しの機能をも果た丁。これらの機能は、回報通信ブロック １００、手直しブロック２００、命令デコーダ・ブロック３００、記憶支持ブロ ック４００、パリティ検査ブロック５００、報告−分解ブロック６００、および アドレス・ランチ・ブロック７００を含む第６Ａ図ならびに第６Ｂ図の装置によ って達成される。

命令デコーダ３００は、同報通信ブロック１００、手直しブロック２００、パリ ティ検査ブロック５００および分解−報告ブロック６００、ならびにその子およ び自らのＭＩ■状態のアドレス指定を制御することによってＩ１０装置を制御し 、処理装置への割込みの送信を監視し、そして割込みの時点でアドレス・ランチ ７００にあるアドレスを記録する。

記憶支持ブロック４００はあらゆる外部記憶オペレーションを処理する。このブ ロックは、選択する８ｋＸＳＲＡＭを決定し、１６に×１パリティＲＡＭを使用 可能にして、２個の８ｋＸ８ＲＡＭのリフレッシュを制御する。

各回報通信ブロック１００は、データおよび命令のシステム規模の同報通信を処 理する。それは親ＰＥからバイトを受信しかつ３つの８７５１処理装置の命令サ イクル内でバイトを子のＰＥに送信し、次にもう１つのバイトがＭＩ■の根処理 装置から送信されるように同期をとり直す責任がある。

手直しブロック２００はそれ自体、その親およびその子からのシステム横規の割 込みを処理し、一般に割込み信号を木構造全体を通じて伝搬させる。

パリティ検査ブロック５００は多数のＰＥ間のバイト通信を検査するとともに、 パリティの誤りに関する記憶動作を検査する。

分解−報告ブロック６００は、どの単−ＰＥがその結果をホスト専用処理装置に 送信することによって結果を報告するようにされるかを決定する責任がある。

アドレス・ラッテ７００は、Ｉ１０装置にアドレスまたはデータもしくは両方を 供給する。アドレス・ラッチ７００は処理装置３０からのラインＡＬＥのアドレ ス・ラッチ使用可能によって制御される。ＡＬＥがハイであるとき、ラインＡＤ （７，，０）のアドレスまたはラインＩ　０−ＢＵＳ　７．．０のデータは、ラ インＡＤ−ＬＡＴＣＨ７、、Ｏのラッチを経て命令デコーダ３００に送信される 。

Ｉ１０装置の個別構成部品を説明する前に、この装置のレジスタ構成を示すこと が役に立つ。上述の通り、Ｉ１０装置は処理装置３０の外部票アドレス・スペー スに、説明のためにインテル（Ｉｎｔｌｌｌｌ　）　８７５１マイクロプロセッ サの最初の２５６バイトに、記憶マツプされる。発明の本実施例では、データ、 制御、およびＩ１０処理装置状態レジスタから成る１４個の規定アドレスがあり 、制御状態ブロック、同報通信ブロック、および分解／報告ブロックの３機能ブ ロックで構成されている。これらのレジスタの説明は下記第１表に示されている 。

謳 四 これらの各ブロックで未使用のレジスタ、および１６進アドレス３０−１８　Ｆ ＦＦＦ間の他のレジスタはＩ１０装置の今後の拡張のためにとっておかれ、かつ これらのレジスタならびに外部誠の上限を越えるどんなレジスタでも不確定な結 果を生じる。これらのレジスタの機能は下記の通りである。

制御／状態ブロック 制御／状態ブロックにある５ＹＮＣ，ＣＴＲＬ、　５ＴＡＴ。

ＰＣＡＲ、ＲＥＳＥＴおよび５ＴＡＴＥの諸レジスタは、工／○装置およびその 近隣の現状に関する情報を処理装置３０に供給するのに使用されるとともに、処 理装置３０にそのＩ１０装置の情況（例えば割込みハンドラの間の情況）を保護 させかつ回復させ、さらに全面的な通信路により明確な（制限はあるが）制御を 与えるのに使用される。

５ＹＮＣレジスタは、同報通信および分解／報告オペレーションの処理を制御す るＩ１０装置によって使用されるＭＩＭＤ信号状態フラグを処理装置１０に定め させる。正常作動では、５ＹＮＣレジスタへの書込みは、Ｉ１０装置の動的なＭ Ｉ犯状態ラインに現われる信号を内部５ＹＮＣランチに記憶させるが、その値は 同報通信および分解／報告論理の行動を制御する。しかしカーネル・モードでは 、内部５ＹＮＣランチは外部ＭＩＭＤ状態ラインではなくソース・オペランドか らロードされる。これは、処理装置３０が実際の状態にかかわらず回報通信およ び分解／報告オペレーションの行動を隣接Ｉ１０装置に関して明確に制御する方 法を提供する。

Ｉ１０装置をリセットすると、局部Ｉ１０装置およびその後裔のＳＩＭＤオペレ ーションを示しながら、５ＹＮＣレジスタをクリアする。５ＹＮＣレジスタを読 み比重と、Ｉ１０装置の内部５ＹＮＣランチの内容が分かる。

ＣＴＲＬ　（制御）レジスタは、局部Ｉ１０装置用のＳＩＭＤおよびＭ、ＩＭＤ オペレーションを定め、どの事象がＩ１０装置に処理装置３０を割り込ませ、カ ーネル・モードのオペレーションを使用可能にしたり使用不能にし、または大規 模割込みを開始させるかを定めるのに用いられる。

ＣＴＲＬレジスタは、Ｉ１０装置のＭＩＭＤ自己ラッチ、カーネル・モード使用 可能ラッチに対応するビット、処理装置３０に対するＩ１０装置割込みの３つの ソース、および大規模割込みトリガを含んでいる。大規模割込みトリガを除き、 これらの各ビットは簡単なランチであり、使用者モードまたはカーネル・モード のいずれかで読み書きされる。大規模割込みトリガに１♂ツトを書き込むと、本 構造全体に対する大規模割込みが開始され、大規模割込みマスク・ビットのセツ ティングにかかわらずＩ１０装置に割込む。Ｉ１０装置をリセットすると、工１ ０装置をＳＩ■モードに置き、パリティおよび大規模割込みを使用不能にしてカ ーネル・モードを使用不能にする。

５ＴＡＴ　（状態）レジスタは、内部および外部Ｉ１０装置の事象に関するいろ いろな情報を処理装置３０に供給する。ｐａｒｉｔｙ−ｅｒｒ　、ｒｅｆｒｅｓ ｈ−ｅｒｒ　、またはｇｌＯｂａｌ−ｅｒｒのどれにでも１ビツトがあることは 対応する事象が発生したことを示す。Ｉ１０装置は、ＣＴＲＬレゾスタにある割 込みマスク・ビットの値により、これらの事象のどれでもが生じるとき処理装置 ３０に割り込むことができる。パリティ・エラーが検出されたとき、ｍｅｍ−ｐ ａｒｉｔｙ　ｂｉｔは不良パリティのソースが外部ＲＡＭであった場合１となり 、ソースが処理素子間の通信論理であった場合０となる。Ｉ１０装置をリセット すると、これらのビットがクリアされる。

ｅ：ｃｔ−ｍｉｍａ−１ｃおよびｅｘｔ−ｍｉｍａ−ｒｃを読み比重と、左右の 後裔Ｉ１０装置に接続された外部ＭＩＭＤビンに現われる信号の現在値が回復さ れる。これらの値はランチされていないので、書込み操作はそれらに影響を及ぼ さない。（これらは５ＹＮＣレジスタに書き込む使用者のモードによって内部５ ＹＮＣランチにロードされる値である。） Ｉ１０装置は、処理装置３０のアドレス・パスからの低位アドレス・バイトを大 規模割込みが生じるとき必ずＰＣＡＲ（ハリティ検査アドレス）レジスタにラッ チするが、ただしＰＣＡＲレジスタは前の大規模割込みの発生以来処理装置１０ によって読み出された（またはリセット動作が行われた）場合にかぎる。このイ ンターロックは、もし処理装置３０が初度割込みの処理中にＰＣＡＲレジスタを 調査し得る前に後続の大規模割込みが生じるならば、ＰＣＡＲレジスタ内のデー タが新しいデータによって過度に書き込まれないように供給される。ＰＣＡＲレ ジスタを読み出して、書込み使用可能の動作を内部でリセットする。１１０装置 をリセットしても、それを０までクリアする。処理装置３０は、Ｉ１０装置がカ ーネル・モードにあるときのみこのレジスタにデータを書き込むようにされる。

ＲＥＳＥＴレジスタは、工１０装置のソフトウェア・リセットを実行するように 、カーネル・モードでのみ行われるオペレーションを処理装置３０によって書き 込まれる。処理装置３０のソース・オペランドは書込み動作の間無視され、読出 し動作は不確定のデータを生じる。

５ＴＡＴＥレジスタは、分解−報告および回報通信論理の状態を示す状態フラグ を含むとともに、パリティ・エラーならびに大規模割込み指示子を含む。

同報通信ブロック 回報通信ブロックは処理装置３０によって呼び出されたＢ４Ｎ　、　Ｂ−ＯＵＴ およびＢ−８ＴＡＴＵＳ　レジスタを含み、ＳＩＭＤモードで大規模な同報通信 データを検索し、かつＭＩＭＤモードで局部根のサブツリーにデータを同報通信 する。

Ｂ−ＩＮ　（回報通信入力）レジスタを読み出すと、同報通信データの最新バイ トを生じかつＩ１０装置の同報通信準備−ンを使用可能にし、工１０装置がその ＭＩＭＤ祖先から次のバイトを受信する準備を整えていることが示される。Ｂ− ＩＮレジスタは、工１０装置がＭＩＭＤモードにあるときのみ処理装置３０によ って書き込まれる。

Ｂ−ＯＵＴ　（同報通信出力）レジスタは、局部処理素子に根を持つＭＩＭＤサ ブツリーにデータの１バイトを同報通信するように、ＭＩＭＤモードで処理装置 ３０によって書き込まれる。データは後裔の各ＳＩＭＤ処理素子のＢ−ＩＮレジ スタ内に現われ、また局部Ｉ１０装置のＢ　ＩＮレジスタにも埃われる。（同報 通信動作の意味は、ＭＩＭＤモード処理素子が完全な２進木構造を与えるように ＳＩＭＤ処理素子としても働くので、ＭＩＭＤ根処理素子が自らの同報通信デー タを読み比重ことを要求する。）もしＢ−○ＵＴレジスタがＳＩＭＤモードで１ き込まれるならば、データはｌ／○装置がＭＩＭＤモードに置かれてサブツリー がそれを受信する準備を整えるときに送信される。しかしこれが望ましくないの は、局部Ｉ１０装置がＳＩＭＤモードにある間に祖先の処理素子がデータを過度 に書き込んだり、局部同報通信が進行している間にＩ１０パリティ・エラーを生 じさせることがあるからである。

Ｂ−８ＴＡＴＵＳ　（同報通信状態）レジスタは３種類の情報を含み、丁なわち ピッ）　ｂ−ｒａａａｙおよびｂ−ｄａｖは同報通信論理がＭｒＭＤモードで同 報通信されるべきバイトを受信する準備を整えているかどうか、かつ新しい同報 通信データがＳＩＭＤモードで利用できるかどうかをそれぞれ示し；　ｔｒｅｅ −ｒｅａｄ７は局部根を持つサブツリーがデータを受信する準備を整えているか どうかを示し；　１ｎｐｕｔ−ｐａｒｉｔｙおよびｏｕｔｐｕｔ−ｐａｒｉｔｙ はそれぞれＢ−ＩＮならびにＢ−ＯＵＴレジスタ用の動的パリティ・ビットを含 む。

フラグ１ａａｖは、Ｉ１０装置がＳ　ＩＭＤモードで祖先の処理素子から回報通 信データを受信したり、ＭＩＭＤモードで同報通信データを受信するとき１にセ ットされる（その理由は処理素子が必ず自らの回報通信を受信するからである） 。このフラグは、処理装置３０がＥＬ　ＩＮレジスタの内容を読み出したりＩ１ ０装置をリセットするときに必ずクリアされる。フラグｂ−ｒｅａｄ７は、工１ ０装置がＭＩＭＤモードにありかつ後裔の処理素子に送信子べき目立つデータが 存在しないとき必ず１にセットされる。しかしフラグは、後裔の処理素子がその Ｉ１０装置から前のデータを検索したことを示さない。それは単に、局部Ｉ／○ 装置が出力の他のバイトをバッファする準備を整えていることを意味する。

同報通信バイトが即時に送られるかどうかを決定する５ｕｂ−ｔｒｅｅ−ｒｅａ ｄｙがＭＩＭＤモードの処理素子に使用されるのは、処理素子がその局部Ｉ１０ 装置のＢ−ＩＮレジスタに目立つデータを持たないことが示されるからである。

フラグｔｒｅｅ−θｎａｂｌｅは、工１０装置と丁べてのその子との間のあらゆ る直列通信を使用不能にするようにクリアされる。これはすべての祖先の処理素 子にある５ｕｂ−ｔｒｅｅ−ｒｅａｄｙフラグをクリアする副作用がある。

１ｒｅａｄｙ　、ｔｒｅｅ−ｅｎａｂｌｅ　、およびｂ−ｄａｖは書込みおよび リセット動作によってのみ影響され、次にＩ１０装置艇カーネル・モードにある 場合にのみ影響される。

リセットは１ｅｎａｂｌｅ　、ｔｒｅｅ−ｅｎａｂｌｅ、およびｂ−ｒｅａｄｙ をターン・オンさせ、１ｄａＶをターン・オフさせるが、これはＳＩＭＤ入カデ ータが利用できずかつＭＩＭＤモードが係属中でないことを示す。

分解／報告ブロック 分解／報告ブロックは処理装置３０によって呼び出されるＲＲ−ＩＮ　、　ＲＥ ＳＯＬＶＥ　、　ＲＥＰＯＲＴ　、　ＲＲ−８ＴＡＴＥ−ＱおよびＲＲ−５ＴＡ ＴＩ　１の諸レジスタを含み、最小分解および報告のオペ−ジョンを実行する。

ＲＲ−５ＴＡＴＥ　−０レジスタのフラグｒｒ−ｄａｖがセットされると、ＲＪ ＬＩＮレジスタは分解／報告データの次の利用できるデータを含む。ＲＲ−ＩＮ レジスタを読み比重とこのフラグはクリアされる。ＲＲ−ＩＮレジスタはＭＩ■ モードの処理装置３０によってのみ、またはＩ１０装置の状態が保存されなけれ ばならないときに常時読み出される。

ＲＥＳＯＬＶＥレジスタは分解／報告データの１バイトを受信して、分解／報告 論理を初期設定する。ＭＩ）１．ＤおよびＳＩＭＤの両モード処理素子は、分解 ／報告順序の初めにこのレジスタに分解／報告データを書き込む。

各ＳＩ■　Ｉ１０装置は、サブツリーの根におけるＭＩＭＤ処理素子がそのＲＲ ，−ＩＮレジスタにある最大のかかるバイトを受信するまで、それ自体とその親 までの２つの後裔との間で計算された最大値を伝搬する。

ＲＥＰＯＲＴレジスタは、ＲＥＳＯＬＶＥレジスタに書き込まれた初度バイトに 続く分解／報告データの連続するバイトを受信する。

ＭＩＭＤ　モードの処理素子はＲＲ−３ＴＡＴＥ−Ｑ　ｖジスタノフラグｒｒ− ｄａｖを読み出して、分解／報告データがＲＲ−ＩＮレジスタで利用できるかど うかを決定しなければならない。このレジスタの他のビットは内部状態レジスタ でおり、分解／報告論理を分解／報告動作の割込みを越えて保存させるためにの み存在する。ＳＩＭＤモードでは、ビットｒｒ−ｒｅａｄｙは分解／報告論理が ＲＥＳＯＬＶＥまたはＲＥＰＯＲＴレジスタにあるデータの新しいバイトを受信 する準備を整えているかどうかを示し；ビットｒｒ−ｄａｖは分解／報告データ がＲＲ−ＩＮレジスタでＩ利用できることを示す。このレジスタ内の残りのビッ トは情況スイッチの間に分解／報告論理の情況を保持または回復するためにのみ 使用される。

ＲＲ，−８ＴＡＴＥ−Ｎレジスタは、分解／報告ファームウェアによって監視さ れる、局部処理素子が分解／報告動作で依然として争う価値がちる（丁なゎちそ れか「破壊」されていない）かどうかを示すフラグを含む追加の分解／報告状態 情報を含む。

Ｉ／’Ｏ装置をリセットすると、その内部レジスタに下記の影響が現われる： ５ＹＮＣレジスタでは、内部ＭＩＭＤラッチがクリアされ、これは局部Ｉ１０装 置およびその一番近い後裔がＳＩＭＤモードにあることを示し； ＣＴＲＬレジスタでは、内部ＭＩＭＤ自己ラッチがクリアされ、パリティ割込み および大規模割込みが使用不能にされ、かつカーネル・モードが使用不能にされ ；５ＴＡＴレジスタでは、パリティおよび大規模割込み事象フラグがクリアされ ； ＰＣＡＲレジスタでは、レジスタがクリアされて、次の大規模割込みで記録され た低位アドレス・バイスを受信するようにされ： ５ＴＡＴＥレジスタでは、同報通信および分解／報告論理がそのアイドル状態に リセットされ、そしてパリティ・エラーおよび大規模割込みフラグがクリアされ ；Ｂ−８ＴＡＴＵＳレジスタでは、丁べての回報通信論理が使用可能にされて、 同報通信データ利用可能７ラグ１ｄａｖがクリアされ；そして 顔−８ＴＡＴｉＱおよびＲＲ−５ＴＡＴｉ　Ｎレジスタでは、丁べての分解／報 告論理が使用可能にされて、分解／報告データ利用可能フラグｒｒ−ｄａＶがク リアされる。

第６Ａ図および第６Ｂ図の命令デコーダ３００は第１７Ａ図ならびに第１７Ｂ図 により詳しく示されている。命令デコーダ３００は６個の機能ブロック、丁なわ ち主デコーダ３２０、副デコーダ３３０１制御レジスタ３４０、状態レジスタ３ ５０．Ｍ期しジスタ３６０、およびパリティ・エラー・アドレス・レジスタ３Ｔ Ｏを含む。４個のレジスタ３４０−３７０は上述のＣＴＲＬ　、　５ＴＡＴ　、 　５ＹＮＣおよびＰＣＡＲレジスタ’ｔ６る。

主デコーダ３２０は第４Ａ図の８７５１処理装置のラインルーＬＡＴＣＨ６＋＋ 　４およびピンＡ１４により第６Ａ図ならびに第６Ｂ図の高位ビット・アドレス ・ラッチ７００をデコードして％　Ｉ　／　ｏ装置がアドレスされているかどう かをまず決定し、次にそれが実際にアドレスされたかどうかを決定し、読出しま たは書込みのいずれかの操作によって適当なブロックを選択する。

副デコーダ３３０は、主デコーダ３２０によって選択されるブロックである。い ったん選択されると、副デコーダ３３０は副デコーダ３３０に至るラインＡＤＬ ＡＴＣＨ（２＋＋　０　）に現われるアドレスの最低の６ビツトを読み出して、 制御レジスタ書込みおよび制御レジスタ読出しラインＣＮＴＲＥＧＷＲ、ＣＮＴ ＲＥＧＲＤを介してＩ１０装置リセットならびに制御レジスタ３４ｏ、状態レジ スタ書込みおよび状態レジスタ読出しライン５ＴＲＥＧＯＷＲ、５ＴＲＥＧＯＲ Ｄを介して状態レジスタ３５０１同期レジスタ書込みおよび同期レジスタ読出し ライン５ＹＮＣ部ＧＷＲ，５ＹＮＣ旺Ｇ即を介して同期レジスタ３６０、または パリティ・アドレス・レジスタ読出しラインＲＡＤＤＲＲＥＧＲＤを介してパリ ティ嘲アドレス・レジスタ３７０、のいずれかを選択する。

制御（ＣＴＲＬ　）レジスタ３４０は、割込み処理用のマスク・ピント、カーネ ル使用可能ビット、およびライン５ＥＴ−ＧＬＯＢＡＬ−ＩＮＴに現われるセッ ト大規模割込みビットを含むが、その丁べては状態レジスタ３５０によって使用 される。制御レジスタ３４０もＭＩＭＤ　／ＳＩＲ／、Ｄオにレーション用のビ ット状態をラインＭＩＭＤ−３に供給する。リセットにより丁べてのマスクが使 用可能にされ、カーネル・ビットがクリアされ、そして装置はＳＩＭＤオペレー ション用に構成される。

状態レジスタ３５０はラインＭＩＭＤ−ＬＣ、ＭＩＭＣ−ＲＣによる左右の子の ＰＥのＭＩＭＤ状態の動的読出しを可能にして、その子およびそれ自体の内部状 態に関するＩ１０装置からの情報を受信する。状態レジスタ３５０は本質的に、 パリティ・エラーおよび大規模割込みを処理する働きをし、次にマスクが使用不 能にされるならば処理装置に割り込む働きをする。いったん処理装置が割り込ま れると、それは状態レジスタを読み出して割込みが大規模割込みまたはパリティ ・エラーによって生じたかどうかを検査する。もし割込みがパリティ・エラーに よって生じたならば、状態レジスタはビットがセットされるときエラーが記憶読 出し動作によつて生じたことを示すビットを回復する。このビットがセットされ ないならば、パリティ・エラーは同報通信または分解／報告ブロックの送信エラ ーによって生じる。リセットにより、丁べてのレジスタがクリアされる。

同期（５ＹＮＣ）　レジスタ３６０は、ライフ　５ＹＮＣＷＲに書込み指令を受 信すると、子からのＭＩＭＤ状態ラインうＩＩ／、Ｄ−ＬＤＸＭＩＭＩＬＲＣに 現われる状態情報をラッチするとともに制御レジスタ３４０にあるＭＩＷ、Ｄ状 態情報ＭＩＭＤ−３をラッチするので、このデータはＩ１０装置の他のブロック に呼び出し得る。カーネル使用可能ビットは、データ・パスからこのレジスタに 明確に書き込むようにセットされなければならない。リセットにより、同期レジ スタ３６０は丁べてのビットをクリアして、丁べてのＰＥをＳＩＭＤモードにさ せる。

パリティ争エラー・アドレス（ＰＣＡＲ）レジスタ３７０は、割込みの時点でラ インＡＤ−ＬＡＴＣＨ７、、０により第６Ａ図および第６Ｂ図のアドレス・ラッ チ７００にあるアドレスを記録する。パリティ・エラー・アドレス・レジスタ３ ７０は主としてハードウェア記憶チップの故障を記録するのに用いられる。

第６Ａ図および第６Ｂ図の記憶支持ブロック４００は、丁べての外部記憶動作を 処理する。このブロックは第３図のどの８に×８動または靜ＲＡＭ記憶テッグ４ ２．４４が第６図の１６ＫＸ１靜パリテイ記憶チツプ４６を選択し、使用可能に しかつ２つの８に×８票のリフレッシュを制御するかを決定する。

記憶支持ブロック４００は、処理装置３０のラインＡ１４のアドレス・ラッチ使 用可能ＡＬＥおよび第４Ａ図の処理装置３０のアドレス・ラッチの低位ビットに よって制御される。ラインＡ１４は記憶オペレーションが生じるかどうかを決定 するために検査される。同様に、アドレス・ラッチの低位ビットは、他の誠がリ フレッシュされる間に２つの８　Ｋ　Ｘ　ａ　ＲＡＭのどちらを記憶オペレーシ ョン用に選択丁べきかを決定するために検査される。機械命令サイクルで記憶オ ペレーションが生じない場合は、記憶支持ブロック４００は両記憶チップをリフ レッシュする。パリティ・チップは、外部記憶オにレーションが生じるとき必ず 記憶支持ブロック４００のラインＰＣ−ＥＮにより使用可能にされる。

さらに詳しく述べれば、もし記憶オペレーションが生じるべきであるならば、第 ６Ａ図および第６Ｂ図の記憶支持ブロック４００は第３図ならびに第４Ａ図の処 理装置３０の端子ＰＯＫ現われるアドレスの低位８ビツトをラッテするとともに 、外部記憶装置にこれらの低位８ビツトを供給する。記憶支持ブロック４００は 、記憶呼出しがＩ１０装置のためであるか外部記憶装置のためであるかをも決定 しなければならない。これは、第６図および第４Ａ図の処理装置３０の端子Ｐ２ のラインＡ１４からＩ１０装置に供給されるビットにより、また外部記憶装置お よびＩ１０装置に送られる後続の記憶支持ブロック発生の制御ストロープによっ て達成される。エラー検出に関して、記憶支持ブロック４００は記憶オペレーシ ョンおよびＩ１０オペレーションの両方のためにパリティを発させかつ検査する 。パリティ・エラーが発見されると、アドレスの低位８ビツトは記憶支持ブロッ ク４００によってＰＣＡＲレジスタに保持される。

同報通信オペレーションの概略図が第７図に示されている。同報通信ブロック１ ００は同報通信入力レジスタ８２と、同報通信出力レジスタ８０と、多重装置８ ４と、ＡＮＤデート８６．９２と、Ｄ形フリップ・フロップとを含んでいる。回 報通信入力および回報通信出力レジスタは、第１表に関連して前に説明したｌ　 ＩＮおよびＢ−ＯＵＴレジスタである。同報通信は同期ビット直列オペレーショ ンとして実行され、オペレーションのモード丁なわちＳＩＭＤ、　ＭＳｒ旧、Ｍ ＩＭＤまたはＳＰＭＤに左右される。回報通信は命令またはデータもしくは両方 を個々のＰＥに出し入れすることを含む。説明のために、データおよび命令はホ スト専用処理装置によってＰＲのサブセットに同報通信されるが、これはさらに 少なくとも若干の送信された命令またはデータを実行し続ける。

同報通信入力レジスタ８２は、直列入力端子Ｓｉｎ　％シフト使用可能、および 並列出子端子を持つシフト・レジスタである。もしＰＥがＳＩＭＤモードにある ならば、説明のためにホスト専用処理装置から発生してより高いレベルのＰＥに 送信される到来の回報通信データは、ＡＮＤデート８６を介して入力セルに直列 にシフトされる。０開始ビツトがシフト・レジスタの端までシフトされると、そ れはシフト使用可能および使用不能に送られるビン−準備信号をライン９０に発 生させる。￥１ｊ来データが入力レジスタから並列に読み出されると、１ビツト が入力シフト・レジスタに並列ロードされてそれがデータ・ビットを開始ビット として読み出さないようする。説明のために、レジスタ８２からの並列出力はバ ス５１および端子Ｏを介して処理装置３０に接続されている。

ビン−準備信号は、丁べての子が前の同報通信を読む前に出力セルがロードされ るならば、出力データが失われないようにする制御信号を供給する。入力レジス タ８２にある妥当な到来データを検査するために、受信機ＰＥは簡単にこの制御 信号を調査しなければならない。バイトが同報通信出力であるかどうかを検査す るために、回報通信−準備信号Ｐ−ＲＥＡＤＹは、ＰＥによって使用されかつ親 ＰＲのＩ１０装置まで木構造の上方に伝搬されるように各Ｉ１０装置によってラ イン９４に発生される。同報通信−準備は、ライン９０に現われるそのビン−準 備信号およびその２つの子からの回報通信−準備信号ならびにその子のためのＭ ＩＭＤ／　ＳＩＭＤ状態ビットを一緒にｒ−トすることによってＰＥのＡＮＤデ ート９２により発生される。

Ｄ形りリップ・フロップ８８もＡＮＤ　Ｊｆ−）　８６を介して親ｐｇから到来 データを受信して、データを多重装置８４から木構造の下方に１クロツク・サイ クルだけ遅延された子のＰＲまで伝搬する。このデータは、アレイの各レベルに ついて１クロツク・サイクルだけの遅延を持つプレイの全ＰＥに回報通信される 。かくて、データが第２図のアレイの最低レベル（Ｐ　Ｅ　５１２−１０２３） に達するには９クロツク・サイクル、開始ビットをクロックするにはもう１０ク ロツク・サイクルを要し、データの８ピツトおよびパリティ・ビットが同報通信 入力シフト・レジスタ８２に入る。処理装置の命令サイクルは普通２０クロツク ・サイクル以上を要求するので、丁べてのＰＥにデータを回報通信する十分な時 間が１つの処理装置命令サイクルに存在する。

同報通信出力レジスタ８０は１０ビツト・シフトであり、８ピツトはデータ用、 １ビツトはパリティ用、もう１ビツトは０値開始ビツト用である。シフト・レジ スタは直列入力端子５ｉｎｓＩＱビット並列入力端子、ロード端子、および直列 出力端子Ｓ。ｕｔを備えている。

直列入力端子Ｓｉｎは論理の１に接続されている。出力シフト・レジスタは絶え ずシフトしている。回報通信出力動作では、説明のために処理装置３０による計 算の結果であったり別のＰＥから受信された８データ・ビット、１パリテイ・ビ ット、ならびに１開始ビツトはロード・ラインを通してシフト・レジスタに並列 ロードされる。これらの１０ビツトは次にＳ。ｕｔラインを経て多重装置８４に シフト・アウトされて多重化直列出力データを供給する。

いま第８図から、第６Ａ図、第６Ｂ図および第７図の同報通信ブロック１００が さらに詳しく示されている。回報通信ブロックは、Ｉ１０装置に送られるバイト を受信して保持する同報通信入力シフト・レジスタ１１０と、より低いサブツリ ーを通じてバイトを送信することかできる同報通信出力シフト・レジスタ１４０ と、同期を果た丁とともに木の下方にデータが通るのを監視する同報通信制御ブ ロック１７０とを機能的に含んでいる。上記に示された通り、同報通信入力レジ スタ１１０および出力レジスタ１４０はいずれも、記憶マツピングにより呼び比 重ことができ、かくて処理装置３０は１つのバイトを読み出したり書き込むこと ができる。処理装置は、ｂｄａｖ状態ビットを検査することによってバイトが受 信されたどうかを決定したり、バイトがｂ−ｒｅａａｙ状態ビットを検査するこ とにより送信に利用できるかどうかを決定することかできる。これらのビットは アドレス１２Ｈ（それぞれビット４および０）またはアドレス０５Ｈ（それぞれ ビット２および２）から読み出される。

第８図の入力シフト・レジスタ１１０および出力シフト・レジスタ１４０は、第 ７図の入力レジスタ８２ならびに出力レジスタ８０に対応する。第８図の同報通 信制御ブロック１７０は信号、回報通信左の子Ｂ−ＬＣ、左の子準備ＬＣ−Ｒｅ ａｄ７　％同報通信右の子Ｂ−ＲＣおよび右の子準備Ｒｃ−Ｒｅａａｙを使用し て、バイトが適当に同報通信されるときを決定する。同様な信号、同報通信親お よび親準備が回報通信制御ブロック１７０のラインＢ−ＰおよびＰ−Ｒｅａｄｙ により親処理装置用に供給される。ライフＩＦおよびｐ−ｐｓａｄｙは、ＰＥの Ｉ１０装置をその親ＰＲのＩ１０装置に接続する８つのライン５６の内の２つで あり、これらのラインは場合により左の子のＰＥからの８つのライン５７の内の ２つ（Ｂ−ＬＣ、ＬＣ−Ｒｅａｄｙ　）としてまたは右の子のＰＥからの８つの ライン５８の内の２つＣＢ−ＲＣＸＲｃ−Ｒｅａｄｙ　）として親ＰＥで受信さ れる。

第８図の回報通信ブロックは６つの状態、丁なわち遊び、同報通信受信または同 報通信送信の状態の内の１つであることができる。同報通信ブロックは一般に遊 び状態でかなりの量の時間を費や丁。もし処理装置がＭｒＭＤモードでないなら ば、Ｉ１０装置は２進木構造においてそれ自身上記から出された同報通信を受信 することができる。遊び状態から同報通信受信状態への転移は次の通り達成され る。遊び状態では、親Ｂ−ＰＫ至る回報通信ラインは親によってハイに保たれる が、その間入力シフト・レジスタ１１０は絶えず１でシフトして、レジスタ１１ ０がデータ・ビットを第７図に関して説明された通つ０開始ビツトとして読み比 重のを防止する。子に至る回報通信ラインＢ−ＬＣ、Ｂ−ＲＣも同報通信制御ブ ロック１７０によってハイに保たれる。

サブツリーがＭＩＭＤ根ＰＲに、対応する準備ラインをハイにセットすることに よって準備されることを知らせるとき、回報通信は０開始ビツトを送ることによ って木の上記ＭＩＭＤ根ＰＥから出される。この開始ビットは制御ブロック１７ ０を使用可能にし、かつおのおのの子に送られる。システム・クロックに同期す る送信を保つように、ビットはＤフリップ・フロップ８８を通して遅延される。

これは工／○装置当たり１ビツトのクロック遅延を生じさせる。いったん９ビツ ト（８ピツト・データおよび／パリティ・ビット）が送信されると、Ｏ開始ビッ トは入力シフト・レジスタ１１０を使用不能にし、親に至る親準備ラインｐ−Ｒ ｅａｄ７をローに駆動する。同様な形式で、木構造の後続レベルにおけるｐ−Ｒ ｅａａｙラインはＯ開始ビットがそのレベルのシフト・レジスタ１１０の出力に シフトされるにつれてローになり、ＡＮＤデート９２は使用不能にされる。

各レベルで、処理装置３０は入力シフト・レジスタ１１０がデータ・バイトを受 信したかどうかを見るためにそのＢ−］）ａ’ｖ状態を検査する。もしそうであ れば、処理装置はＩ１０装置からそれを読み比重ことができる。Ｉ１０装置は入 力シフト・レジスタ１１０を検査して、もし処理装置がそのバイトを読み出しか つ子の準備ライｙ　ＲＣ−Ｒｅａｄｙ　、　ＬＣ−Ｒ８ａｄｙがハイであるなら ば、Ｉ１０装置は親準備ラインをハイにさせ、それが次のバイトを受信する準備 を整えていることを知らせる。

もし処理装置がバイトを読み出さなかったならば、制御ブロック１７０はバイト が処理装置によって読み出されるまで親準備ラインをローに保つ。

第９図から、分解−報告オペレーションの分解部分の概略図が示されている。本 質的には、分解オペレーションは多数のＰＥにより実行された計算の結果を報告 する作業を行う単−ＰＥの識別を決定することを意味する。計算を実行する各Ｐ ’Ｅはある値を指定される。

単一の勝利ＰＥは、勝ったことを知らされてその後それは単独で結果を報告する 。同点の場合、分解回路は２進木構造の「順次」横断においてまず出会う勝利値 を持つＰＥを勝者として指定する。

各Ｉ１０装置の分解ブロックは下記の値を計算するが、ただしｖｐは最小分解値 であり、 ｖｐ　−最小（ＶＳ、　ＶＬ、　ＶＲ）ＫＬ　−ＫＰ　ＯＲ（ＶＳ　ｖＬ）　Ｏ Ｒ（ＶＲＶＬ）ＫＲ−ＫＰ　ＯＲ（ＶＳ　ＶＲ）　ＯＲ（ＶＬ　ＶＲ）ＫＳ　− ＫＰ　ＯＲ（ＶＳ　ＶＬ）　ＯＲ（ＶＳ　ＶＲ）ただしＶＳは局部ＰＥによって 与えられた数の値であり、ｖＬは左の子によって計算されたｖｐＯ値であり、Ｖ Ｒは右の子によって計算されたＶＰＱ値である。換言丁れば、各Ｉ１０装置は局 部的に与えられた分解値の最小およびその２つの子によって計算された最小値を 計算する。

親からの殺しを表わ丁ＫＰは、工１０装置に入る論理信号であり、局部ＰＥが分 解の勝者であり得すまたその子のどれも勝者であり得ないことを示す。親からの 殺しＫＰが存在する場合、または局部ＰＥでの値あるいは右の子からの値が左の 子からの値ＶＬより小であった場合、左の子は殺される（　ＫＬ　）。ＫＲおよ びＫＳは右殺しと自己殺しを表わし、同様に計算される。

ＫＳはｐＥ内で局部的に読み出される信号であり、それが分解の勝者であるかど うかを決定する。

分解の最小にする部分は第９図に示されるような直列に計算されたビットである 。第６Ａ図および第６Ｂ図のブロック６００は、第１および第２　ＦＩＦ○直列 レジスタ９３，９４、バッファ９５、多重装置９６、比較装置９７およびバッフ ァ９８を含む。バッファ９５および９８は第１表に関して説明されたＲＥＳＯＬ ＶＥならびにＲＪＬＩＮレジスタである。直列比較装置９７は、３つの各ンース ＶＳ、ＶＬおよびＶＲから一度に１個のビットを比較して勝利のビットを多重装 置９６を介してＲＰＥＫある第１または第２　ＦＩＦＯ直列レジスタ９３゜９５ に向けることによって現在勝っているＰＥを計算する。分解を計算しているサブ ツリーは完全な２進木構造でないかもしれないので、子からの値のビットは同じ クロック・サイクル内に到達しないことがある。

ＦＩＦＯバッファ９３，９４はバッファ９５にある親のピントと子の到来ビット とを合わせるのに用いられる。

ＫＰ倍信号受信または比較の完了と同時に、比較装置９７も上記論理式によって 示される通り定められた信号ＫＬ、ＫＲおよびＫＳを比重。

前述の配列により、値の比較はパイプラインの形で２進木構造の数個のレベルで 同時に行われる。かくて、勝利の値の第１ビツトは祖父母ＰＥにおいて他の勝利 値の第１ビツトと比較される一方、第２ビツトは親ＰＥで比較され、また第６ピ ツトは子ＰＥで比較され、それ以上の追加ビットは比較されるのを待つ。具合よ く、２進木構造の各レベルで比較を行う際にほんの１クロツク・サイクルだけの 遅延があり、比較装置はクロック・サイクル当たり与えられた各値の１ビツトを 比較することかできる。その結果、全分解動作は、比較装置を通してクロックさ れるべきＰＥによって与えられた数をとる時間と、レベル当たり１クロツク・サ イクルの木を通る伝搬時間との和の範囲内で行うことができる。もし与えられた 数がわずかに１バイトでありかつ処理装置のプレイが第２図のようにわずか１０ レベルであるならば、全分解動作は処理装置の平均命令サイクルより少ない２０ クロツク・サイクル未満で完了される。

報告動作は分解回路を用いることによってカーネル・プログラムで行われる。報 告はＳＩＭＤサブツリーに１つの使用可能ＰＥが存在する場合にのみ明確である 。

報告動作を実行するために、丁ぺてのＰＥは分解を行うが、この場合ＳＩ■使用 不能ＰＥは最大値（例えばＦ　Ｆ　（ｈｅｘ　）　）を使用しかつ１つの使用可 能ＰＫはその分傘値として報告丁べき値を提供する。使用可能ＰＥによって提供 された値は、したがって、分解された他の丁べての値に等しいかそれより小であ り、正しい結果が報告される。

第６Ａ図および第６Ｂ図の分解−報告ブロック６００は第１ＱＡ図ならびに第１ ０Ｂ図に一段と詳しく示されている。分解−報告ブロック６００は４個のブロッ ク、丁なわちサシデコーダ６１０と、出力レジスタ６２０と、比較装置６４０と 、制御ブロック６６０とを含んでいる。サブデコーダ６１０はデコードを実行す るとともに読出し／書込み可能信号を出力レジスタ６２０、比較装置６４０およ び制御ブロック６６０に送信する。第１表のＲＥＳＯＬＶＥレジスタである出力 レジスタ６２０は、そのラインＢＵＳ　７　、、０により２進木構造の上方に送 信されるべきバイトを処理装置３０から受信する。比較装置６４０は主として分 解動作に使用され、かつ第９図の直列比較装置９７の特有な具体化である。比較 装置６４０は分解の勝者を決定して正しい値を持たない子にＫＩＬＬ指令を比重 。制御ブロック６６０は送信、同期および受信の諸機能を果た丁。

各ＰＲはその６子からバイトを受信してできるだけ速やかにその親まで勝利のバ イトを送信する責任がある。

これをできるだけ速やかに行うため、２つのＦＩＦＯが使用される。いったんこ の分解が行われると、データ通路は勝利のＰＥからＭＩＭＤ根ＰＥまでセットア ンプされる。

本発明の実施において、第１０Ａ図および第１ＱＢ図の報告−分解ブロックは２ 種類の送信、丁なわち報告と分解とを実行する。分解送信は２つの特有なアドレ スを利用する。分解の第１バイトは比較装置６４０をリセットする第１アドレス に書き込まれる。続くバイトは第２アドレスに書き込まれるが、比較装置をリセ ットしない。もし分解−報告ブロックの比較装置６４０が自らとその２つの子か らの６個のバイトの比較を行わずに勝者を決定するならば、その勝者は結果を報 告する。しかし、左の子を伴う同点が存在するならば、比較装置６４０は左の子 を勝者と呼び、またもし自らと右の子との間に同点があるならば、比較装置は自 らを勝者と決定する。どんな場合でも、工１０装置は０開始ビツトを持つ勝利の バイトを上に送信する。

分解の最終バイトに遭遇すると、処理装置３０はライン、殺し右の子ＫＩＬＬＲ Ｃ、殺し左の子ＫＩＬＬＬＣおよび殺し親ＫＩＬＬＰにより比較装置６４０から ＫＩＬＬ信号を読み出して、そのバイトが分解の勝利バイトであったがどうかを 決定する。

この手段により、２進木構造の連続するレベルは１つの勝利値を選択し、それを 次のレベルに進め、そして勝利値を持つ処理素子を除く丁べての処理素子を使用 不能にする。

次に報告機能は、使用不能にされた丁べての処理素子がそのときにＦ　Ｆ　（ｂ ｏｘ　）のような最大値を報告することにより、またそのデータのどれが問題で あるかを報告するように勝利の処理素子に命令を回報通信することによって具体 される。丁べての他の処理素子は最大値にセットされているので、２回以上の分 解の動絶えず選択させて、根処理素子に送らせる。

第１１図〜第１６図は第１ＱＡ図および第１ＱＢ図の制御ブロック６６０の素子 をさらに詳しく示す。さらに詳しく述べれば、第１表のＲＲ−ＩＮレジスタであ る第１１図の入力レジスタ６８０は、そのラインＢＵＳ（７，、Ｏ）により子か らＭＩＭＤ親まで送信される勝利のバイトを受信しかつ保持する。同期およびデ ータ使用可能信号５ＹＮＣ、ＸＭＴＤＴＡは入力レジスタ６８０のクロックとし て働く出力を持つＮＡＮＤデート６８１の入力である。

第１２図の２つの先入れ先出し装置（ＦＩＦＯ）　６９０゜６９５は、ＳＩＭＤ 子からその親まで送信されるバイトを受信する。これらの装置は第９図において ＦＩＦＯ９３，９４として示されている。もしＰＥのＦＩＦＯ６９０がＰＥの右 の子から勝利のバイトを受信するならば、それはこの勝利のバイトをラインＦＩ ＲＣＤ○によりできるだけ速やかにその親まで上方に送信する。同様に、同じＰ ＥのＦＩＦＯ６９５がＰＥの左の子から勝利のバイトを受信するならば、それは この勝利のバイトをラインＦＩＬＣＤＯによりできるだけ速やかにその親まで上 方に送信する。さらに詳しく述べれば、ＦＩＦＯ６９０は第１２図の入力ライン ＲＲＤＲＣにより右の子からデータを供給される。ＮＡＮＤデート６９７に加え られる制御信号ＰＲＥＮＸＭＴおよびＤクリップ・７０ツブ６９６に加えられる ＸＭＴＤＴＡは、ＰＥへのデータの出力を可能にする。リセット信号がＮＯＲデ ート６９３のラインＦＩＦＯ■ＳＥＴおよびＲ／Ｉに加えられて右の子のＰＩＦ ｏ　６９０をリセットし、またＮＯＲデート６９４に加えられて左の子のＰＩＦ ｏ　６９５をリセットする。

第１１図の入力レジスタ６８０および第１ＱＡ図と第１０Ｂ図の出力レジスタ６ ２０は、処理装置３０にバイトを読み書きさせるよう記憶マツプされる。処理装 置３０は、バイトが受信されたり送信の必要があるかどうかを決定するために制 御ブロック６６０の状態を検査することかある。

第１３図は状態信号ＲＲＣＬＧＯを作る００回路を示す。

この回路の入力は信号ＲＲＰＡＲＤＹおよびＲＲＰＡＧＯを含む。

第１４図は信号ＰＲＥＭＰＴＹを作るＥＭＰＴＹ論理を示す。

この回路の入力は信号ＲＯＵＴＯＷＲおよびＲＲＯＵＴ　／　ＷＲを含む。

第１５図は信号ＲＲＰＡＲＤＹを作るＲＥＡＤＹ論理を示す。

この回路の入力は信号ＲＲＲＣＲＤＹ、　５ＹＮＣＲＣＲＲＬＣＲＤＹ。

５ＹＮＣＬＣおよび第１４図のＥＭＰＴＹ論理によって作られるＰＲｇＭＰＴＹ 信号を含む。

第１６図は信号ＸＭＴＤＴＡ　、　ＥＮＸＭＴおよびＲ３ＴＦＬＬを作る５ＥＮ Ｄ論理を示す。この回路の入力はＦＩＬＣ、ＦＩＲＣ（いずれも第１２図のＲＥ ＣＥＩＶＥ　ＦＩＦＯ回路によって作られる）　、５ＹＮＣＬＣＸ５ＹＮＣＲＣ およびＲＲＣＬＧＯ（第１３図のＧＯ論理によって作られる）を含む。

分解−報告ブロックはいくつかの状態、丁なわち遊び、分解−報告バイト送信、 分解−報告バイト受信、および分解−報告開始、の内のどれでも１つであること ができる。

もしＰＥがＭＩＭＤ根モードにないならば、遊び状態は次の通り定義される：第 １ＱＡ図および第１１］Ｂ図の制御ブロック６６０のラインＲＲＣＬＧＯに現わ れる状態信号はＭＩＭＤ根の親によって論理のハイに保たれ：制御ブロック６６ ０の右の子および左の子データ・ラインＲＲＤＲＣ、ＲＲＤＬＣはそれぞれ論理 のハイに保たれ；そして制御ブロック６６０の親準備ラインＲＲＰＡＲＤＹも子 によって論理のローに保たれる。

Ｉ１０装置は、ＳＩＭＤ子の処理装置３０が第１０Ａ図および第１０Ｂ図のＩ１ ０子の報告−分解出力レジスタ口２０に分解バイトを書き込むとき、遊び状態を 出て分解−報告送信状態に入る。もしＳＩＭＩ）子が２進木構填の葉ＰＥである ならば、第１０Ａ図および第１０Ｂ図の制御ブロック６６０の親準備ラインＲＲ ＰＡＲＤＹは論理のハイの状態に入る。もしＳＩＭＤ子が葉ＰＥでないならば、 分解−報告準備状態ピント丁なわち第７図のライン９０に現われるピン−準備信 号は、第７図のＡＮＤ　Ｊｆ−）　９２によって第７図に示された通り親同報通 信準備ラインの値を決定するおのおの子の準備ラインとＡＮＤ接続される。いっ たんＳＩＭＤサブツリーが準備されていることをＭＩ　ＭＤ根ＰＥが決定すると 、ＰＥは第１０Ａ図および第１０Ｂ図の制御ブロック６６０のラインＲＲＣＬＧ Ｏに現われる状態信号をロー状態に入るようにする。これが起こると、葉ＰＥは 第１０Ａ図および第１０Ｂ図の出力レジスタ６２０の値を上方に送信する。もし ＰＥが葉でなくかつＳＩＭＤであるならば、それは両方の子が２進木構造の上方 にそれぞれの分解バイトを送信し始めるまで待機しなければならない。ＳＩＭＤ 右および左の子からその親に送信されたバイトを受信するＦＩＦＯ６９０，６９ ５は、左の子、右の子およびその親から丁べての６つの第１ビツトが受信される と同時に、第１０Ａ図および第１０Ｂ図の比較装置６４０にビットを比較させる 。いったんＳＩＭＤＰＥが１つのビット比較を終えると、それはたとえ親がまだ ロー・ラインを持つ場合でもラインＲＲＣＬ（）Ｏに現われる状態信号をハイに するので、次のバイトはどんな遅延もなしに書き込み可能にされる。

遊び、分解−報告バイト送信および分解−報告開始の諸状態に加えて、ＭＩＭＤ 根ＰＥは分解−報告受信状態になることもある。サブツリーがバイトを上方に送 信する準備を整えていることをＭＩ■根ＰＥに知らせるとき、ＭＩＭＤ根ＰＥの Ｉ１０装置はそれがあたかもＳＩＭＤＰＥ″′ｃ６つたかのように第１０Ａ図お よび第１０Ｂ図の出力レジスタ６２０にバイトを書き込んだことをまず検査する 。この点で、ＭＩＭＤ根ＰＲのＩ１０装置は制御ブロック６６０のラインＲＲＣ ＬＧ○に現われる状態信号を低下させ、木構造の最低部分に送信開始を知らせる 。信号ＲＲＣＬＧＯは第１３図、第１６図のＧ。

論理および５ＥＮＤ論理でそれぞれ示されている。Ｉ１０装置はいまや分解−報 告受信モードに入る。おのおのの子は、起こる動作次第で、その分解バイトまた は報告バイトのいずれかを上方に送信する。いったんＭＩＭＤ根ＰＥの子がデー タを上方に送信すると、ＭＩＭＤ根ＰＥはそのデータで１ビツト比較を行い、ま た任意な他のＳＩＭ、ＤＰｇのように、勝利のバイトは処理装置３０によって読 み出されるラインＢＵＳ（７，，０）により第１０図の分解−報告ブロックの入 力レジスタ６８０に送信される。

再び第６Ａ図および第６Ｂ図から、パリティ検査ゾロツク５００は多くのＰＥの 間のバイト通信を検査するとともにパリティ・エラーについて記憶オペレーショ ンを検査する。パリティ検査ブロック５００は本質的に、同報通信ブロック１０ ０、命令デコーダ・ブロック３００、報告−分解ブロック６００およびアドレス ・ラッチ・ブロック７００を接続する８ビツト・データ・ライン１Ｏ−ＢＵＳ　 ７　、、０のパリティを読み出して、このパリティをパリティ・エラーが生じた かどうかを決定するパリティ・ビットに対して検査する。

さらに詳しく述べれば、もし処理装置３０が同報通信ブロック１００または報告 −分解ブロック６００まで書き込むならば、パリティ・ビットはパリティ検査ブ ロック５００の内部パリティ・ビット・バスＩＰＢに置かれて、報告−分解ブロ ック６００のデータ・レジスタに第９ビツトとして書き込まれる。ラインＩＰＢ はパリティ検査ブロック５００、同報通信ゾロツク１００および報告−分解ブロ ック６００を接続する。記憶書込み動作が起こると、パリティ検査ブロック５０ ０はパリティ検査ブロック５００のデータ・ラインＰＢ−ＯＵＴを経て第３図、 第４Ｂ図の１６ｋＸ１パリティＲＡＭ４６に書き込まれることによって以後の参 考のために記憶されるパリティ・ビットを発生させる。

処理装置３０が同報通信ゾロツク１００または分解−報告ブロック６００にある データ入力レジスタを読み比重とき必ず、データのパリティはデータと共に送信 されるパリティ・ビットに対して検査される。もしそれらが合わないならば、パ リティ・エラー信号ＰＡＲ−ＥＲＲは命令デコーダ・ブロック３００に送られる が、これはもしパリティ・エラー・マスクが使用不能にされるならば処理装置を 中断するであろう。外部記憶読出し操作が起こると、第３図のＢ　ｋｘ　８　Ｒ ＡＭ　４２　。

４４にあるデータのパリティは第３図の１６ｋＸＩＲＡＭ　′４６に最初書き込 まれたパリティに対して検査される。１６ｋＸＩ　ＲＡＭからＩ１０装置にこの パリティ・ビットをもたら丁ラインは、第５Ａ図および第５Ｂ図のパリティ検査 ブロック５００のＰＢ−ＩＮ″ｒ６る。もしパリティ検査ブロック５００のデー タ・パスｌ０−ＢＵＳ　７．、Ｑ　のパリティがＦＢ　−ＩＮに合わないなる。

パリティ検査ブロック５００のパリティ・エラー・ラインＲＡＲ−ＥＲＲは命令 デコーダ・ブロック３００に接続されて、パリティ・エラーが生じたことを命令 デコーダに知らせる。いずれの読出しの場合も、パリティ・ビットがデータ・パ スエ○−ＢＵＳ７．．Ｏに対して検査されるまで読出しラインがローにトグルす るときかう２クロツク・サイクルの遅延がある。命令デコーダ・ブロック３００ にあるビットは、パリティの故障がＩ１０装置にあったり記憶装置の故障であっ たかどうかを知る。

第６Ａ図および第６Ｂ図を振り返ってみると、システム・ワイドの丁なわち大規 模な割込みを処理する手直しブロック２００が示されている。これらの大規模な 割込みは、自らの大規模な割込み（手直しとして知られている）を開始する処理 装置３０によって、またはもう１つのＩ１０装置によって発生される。

大規模割込みにより、木構造にあるどんなＰＥでも丁べての他の処理装置および ホスト専用処理装置における割込みを開始させることができる。手直しブロック ２００はハードウェア・エラーを知らせるのに用いられたり、手直しおよび診断 監視プログラムを入力するのに用いられる。Ｉ１０装置は、処理装置が実行丁べ きコンテキスト・スイッチのためにＩ１０装置の状態を順に読み出しかつ書き込 むように作られている。

コンテキスト・スイッチは、外部記憶装置におけるＩ１０装置の状態を保つこと を意味する。大規模割込みにより、処理装置およびＩ１０装置の状態が保たれて 、監視プログラムが入力される。監視プログラムを出ると、ＰＲおよびＩ１０装 置の状態は回復されて木構造は割込みが起こった所から処理を再開する。

手直しブロック２００は本質的に、多指向性バス・リピータである。手直しブロ ック２００は４つの異なるノース、丁なわちＰＥに対する特定ビット書込みの結 果としての局部ＰＥ、または木構造にある３つの最も近い隣者のどれでも（親Ｐ Ｅあるいは左右の子ＰＥ）、からり割込み信号を受信することができる。割込み が受信されると、手直しブロック２００は木構造全体が割り込まれるまで他の３ つの方向に割込みを伝搬する。

割込み源からの割込み信号が除去されると、ブロックは他の６つの方向の信号伝 搬を停止する。

機能的には、第６Ａ図および第６Ｂ図の手直しブロック２００は有限状態の機械 である。手直しブロック２００の入力信号ｌ０−ＧＬＯＢＡＬ−ＩＮＴは命令デ コーダ３００から来て、大規模割込み状態ビットによって発生されるが、これは 処理装置３０によりハイまたはローにセットされる。手直しブロック２００から の割込み受信信号ＩＮＴ−ＩＯは、工／○装置開始の割込みを発生させる命令デ コーダ３００を供給する。入出カライン、丁なわち手直しブロック２００の親に よる大規模割込みＧ−ＩＮＴ−Ｐ　、左の子による大規模割込みＧ−ＩＮ’Ｔ− ＬＣ、および右の子による大規模割込みＣＬＩＮ’ｌＲＣは、割込みを通信する のにも使用される。もし大規模割込みが親、左の子または右の子によって発生さ れかつＩ１０装置によって発生されなかったならば、これら６つのラインのどれ でもがローにされて、割込み受信ＩＮ’ｌＩＯもローにされることが示される。

もし大規模割込みが手直しブロック２００の入力信号ｌ０−ＧＬＯＢＡＬ−ＩＮ Ｔに起因するならば、信号Ｇ−ＩＮＴ−Ｐ、　Ｇ−ＩＮＴ−ＬＣおよび０４Ｎ’ ｒ−ＲＣもローにされる。いったん割込みが生じると、処理装置３０は割込みが Ｉ１０装置に対し局部的でらったか、または親や子によって作られたか、また何 をな丁べきかを示す命令デコーダ・ブロック３００にある状態バイトを読み比重 。

本発明により、いったん割込みが生じると、Ｉ／○装置の状態の全部または一部 はある後の時間に回復されるように外部記憶装置に保たれなければならない。

第６Ａ図および第６Ｂ図の命令デコーダ・プロ゛ツク３００の状態がまず保持さ れ、次に同報通信ブロック１００の状態、そして最後に分解−報告ブロック６０ ０の状態が保持されて、状態が保たれる前に割込みが終る前にどんな大規模通信 でも始まるような順にする。

この順を辿ると、命令デコーダ・ブロック３００が読み出されるときまでに丁べ ての同報通信が完了するのでデータは失われず、また丁べての分解−報告は回報 通信ブロックが読出しを完了するときまでに固まると思われる。状態が保たれた 後、Ｉ１０装置のソフト・リセットが実行されたり、所定の状態がＩ１０装置に 書き込まれる。上述と同じ順序で状態が書き込まれなければならないのは、命令 デコーダ・ブロック３００の状態が同報通信ブロック１００にも分解ブロック６ ００にも使用されるからである。

いったん手直しが行われると、木構造の状態が回復される。Ｉ１０装置の状態も 、１つの場合を除きそれが読み出されたのと同じ順序で回復される。回報通信人 力シフト・レジスタは、レジスタを初期設定し直丁ようにまず処理装ｆｆ１１３ ０によって読み出されなければならない。それが読み出されてから初めて、レジ スタにデータを書き込むことができる。このケースはＭＩＭＤ状態の条件に回復 されるべきＩ１０装置にのみ適用する。

本発明の実施に当たって、特定の１サイクルで各処理装置によって要求される計 算時間の量を制御することにより効率が維持される。各処理装置によって要求さ れる時間の量はその局部的な状態により大きく相違することがあるので、処理装 置のデータの制限されたサシセットをコピーすることによる負荷を他の処理装置 に対するゆがんだ計算負荷と釣り合わせると具合がよいことが発見された。デー タは制限されることがあり、それによって任意の適当な順序および細分法に基づ いて仕切られ、かくて平均計算時間ならびに平均の標準偏差が減少される。

さらに本発明は、処理装置の作動が本質的に２つの連続故障後に保証されるとと もに第３の連続故障後に正しい作動の５０チの可能性が保証されるように、具合 よ〈実施することかできる。共通パリティ・エラーは在来のエラー修正法で処理 することかできるが、集積回路の完全かつ変更できない非動作ははるかに多くの 重大な問題を提起する。しかしこれは、サイズ４Ｎ＋６の２進木構造の並列処理 装置で計算を４回繰り逗子ことによって克服することができるが、この好適実施 例ではＮ−１０２３である。

第１８図から、３つの追加の節、丁なわちＴＸＬおよびＲがＮサイズの木構造の 最上部を構成する。これら６つの節は本質的に、サブツリー１−４にある４つの 同一な同時プロセス間の一致を保証する仲裁人として作用する。節りおよびＲは 、その後裔のサブツリー間の一致を保証するために同時に働く。ＴはＬとＲとの 間の一致を保証して、もし故障が生じたらそれを隔離するのに役立つ。Ｔ、Ｌお よびＲはそれら自体、在来の反復投票論理を用いて故障に対して硬化されなけれ ばならない。

さらに詳しく述べれば、故障がサブツリー２に生じたものと想定すると、サブツ リー１．２によってＬＫ通信される結果は、ある点で計算が相違する。この不一 致に気づくと同時に、ＬはＴが絶えず読む一ンをセットすることによってＴに知 らせる。Ｒは自らの故障を認めないので、それは妥当な結果をＴに通信する。

ＴはＲの結果を外部ホストならびにＬＫ送り続ける。

Ｔを介してＲにより供給されるこの値を用いる節りは、サシツリー２が故障した ことを確認する。Ｌの後続作動は単にその作動するサブツリー１からの値をＴに 直接送ることである。サブツリー２はいまや、直接の手修理のために自らの故障 を隔離するように独自に作動したり、切り離しの状態を保つことができる。

有効なサシツリー１．３．４の内の１つに別の故障が生じると、他の２つの計算 は有効性を保ちかつ上述と同じ方法で故障のサブツリーを隔離する。かくて、Ｔ は２つの故障により有効データと応答することを保証される。もし第３の故障が 生じたら、Ｔは残りの２つのサブツリーから５０％成功の確率でランダムに選ぶ ことができる。かかる確率は、故障検出用のハードウェアの助けによって増加さ せることができる。

具合よく、かかる故障制御装置は本発明によりＰＥを追加する必要なしに具体化 することができる。節Ｔ。

ＬおよびＲは比較的簡単な機能を果たしかつ専用のＰＥを要求しないことが望ま しい。

各ＰＥのソフトウェア制御は、各ＰＥのＥＰＲＯＭ内にあるカーネル装置を通し て供給されることが望ましい。

カーネルは４つの機能、丁なわち第１９図の流れ図に示される増強診断、低レベ ルＩ１０ルーチン、高レベル言語ＰＰＬ　／　Ｍ支持、および高レベル言語ＰＰ ５Ｌ支持の諸機能を提供する。付録ｌおよび］はそれぞれ、カーネルの機械コー ドならびにアセンブリ言語のリストである。

カーネルの増強診断機能に関して、ＰＥはその記憶装置を初期設定することによ ってパワーの印加と同時に００にリセットし、次に大規模割込みラインを調査す る。もし大規模割込みラインがローであるならば、ＰＲはＥＦＲＯＭにある診断 プログラムを実行して、ＰＥの完全性を一般的に検査する。もし大規模割込みラ インが遊び（丁なわちハイ、丁なわち５ボルト）であるならば、工１０装置がリ セットされ、割込みマスクが使用不能にされ、低レベル状態ピットが初期設定さ れ、そして初期設定の初めに作用されるタイマは時間切れを検査される。もし初 期設定が完了していないためにタイマが時間切れであるならば、ＰＥは診断プロ グラムにあるＥＦＲＯＭを実行する。これとは別に、初期設定が完了しているな らば、ＰＥはＰＰＬ　／　Ｍモードに入る。

カーネルの低レベルＩ１０機能に関して、ピット・アドレス・スペースに置かれ る低レベル状態ビットは、ＰＥが根ＰＥであるか、ＰＥが右の子であるか、ＰＥ がＭＩＭＤにありかつその親が論理的に切り離されているか、左の子が論理的に 接続されているか、右の子が論理的に接続されているか、左の子がＭＩＭＤ　／ 　ＳＩＭＤ状態にかかわらず物理的に存在するか、そして右の子がＭＩＭＤ　／ 　ＳＩＭＤ状態にかかわらず物理的に存在するかどうかを示すピットを含む。初 期設定ソフトウェアは外部接続を調査して低レベル状態のピットに適当な状態を 指定することが望ましい。

低レベルＩ１０ルーテンは一般にバイト向きであるが、ただし語向きのＩ１０ス イッチ・コンテキスト・ルーテンを除く。もしルーチンが値を回復子れば、回復 値は累算器の中に残る。

処理装置３０の親および子端子に接続される処理装置端子を呼び出し得る唯一の ルーテンは次の通りである： 左の子の端子書込み。

右の子の端子書込み。

親端子書込み。

ホスト書込み（親端子、根のみから呼出し可能）。

一度に両方の子に書込み。

ホスト１バイト書込み、しかし適当なグロトコール使用（Ｒ端子、根からのみ呼 出し可能）。

左の子の端子読出し。

右の子の端子読出し。

親端子読出し。

ホスト読出しく親端子、根からのみ呼出し可能）。

ホスト１バイト読出し、しかし適当なグロトコール使用（親端子、根からのみ呼 出し可能）。

これらの木の隣接Ｉ１０ルーチンは、局部ＰＥに論理接続される親および子のＰ Ｒによって適当な４サイクルのハンドシェーク・プロトコルを実行する責任力； ある。かかるどんなＰＥでも論理接続されないなら＋？。

書込ミは「ノー・オペレーション」であり以後の読出しは０を回復する。これら のルーチンカ冨状態ビットを試験する間、ＰＰＬ／Ｍ高レベル・カーネル＆工状 態ピットの正確さを保つ。

ｐｇの端子は一般に下向きに通信するような形に作られているので、２進木構造 でバイトを上方に移動丁る低レベル・ルーチンは、上方送信用にその端子を上向 きに作り直し、次に端子を出る前に下向きに端子を回復させなければならない。

木構造の済接工／○を果た丁基本の低レベル動作は、準備ラインおよび認識ライ ン（、ＡＣｋ　）を要求する標準の４サイクル・ハンドシェークである。主と従 との間の代表的なハンドシェークは下記の段階を含む：準備主張。　準備が主張 されるまで 待機。

データ捕捉。ＡＣｋ主乱 Ａｃｋが主張されるまで データ除去。

準備リセットまで待機。

ＡＣｋリセット。

ＡＣｋリセットまで待機。

準備主張。

準備が主張されるまで 待機。

ルーチンの下記説明のためのリストはＩ１０装置を通して行われる： 同報通信バイト読出し； 回報通信バイト送出しく　ｙｎａＤｐＥのみ）；分解の第１バイト送出し： 分解の後続バイト送出し； 報告のバイト送出し： 分解または報告されたバイト読出しく　ＭＩＭＤ　ＰＥのみ）。

局部処理装置のＩ１０装置を子の現在のＭＩＭＤ／ＳＩＭＤ状態にセット。

局部処理装置のＩ１０装置をＭＩＭＤ状態にセット。

局部処理装置のＩ１０装置をＳＩＭＤ状態にセット。

局部処理装置の工／○装置をＭＩＩＪＪに左の子を持つようにセット。

局部処理装置のＩ１０装置をＳＩＭＤに左の子を持つようにセット。

局部処理装置のＩ１０装置全ＭＩＭＤに右の子を持つようにセント。

局部処理装置のＩ１０装置をＳＩＭＤに右の子を持つようにセット。

大規模割込みをセット。

大規模割込みをリセット。

大規模割込みをマスク・オフ。

大規模割込み全割込みＣＰＵで許可。

パリティ割込みをマスク・オフ。

ハリティ割込みを割込みＣＰＵで許可。

左の子のＭＩＭ、Ｄラインの動的状態回復を予想。非ゼロはＭＩＮＸ）を意味す る。（キャリー・ビットに影響。）右の子のＭＩ■ラインの動的状態回復を予想 。非ゼロはＭＩＭＤを意味する。（キャリー・ビットに影響。）Ｉ１０装置の左 の子の状態の状態回復を予想。非ゼロはＭＩ■を意味する。（キャリー・ビット に影響。）Ｉ１０装置の右の子の状態の状態回復を予想。非ゼロはＭＩＭＤを意 味する。（キャリー・ビットに影響。）Ｉ１０装置の子の状態の状態回復を予想 。非ゼロはいずれもＭＩＭＤ　Ｋ　６る。（キャリー・ビットに影響。）キャリ ーにある勝者ビットの値の回復を予想。

Ｉ１０装置制御レジスタ書込み。

Ｉ１０装置制御レジスタ読出し。

Ｉ１０装置状態レジスタ書込み。

Ｉ１０装置状態レジスタ読出し。

オフ・チップ調の１２バイトの領域までポインタを通過されたコンテキスト・セ ーブ。このルーテンはＩ１０装置の現在のコンテキスト情報を書き出してＩ１０ 装置リセットを出てＳＩＭＤモードになる。（Ｄ’ＲＴＲおよびキャリーに影響 。） 以前に書かれたコンテキストを含むオフ・デバイスＲＡＭまでポインタを通過し たコンテキスト回復。このルーチンはＩ１０装置に対するコンテキストを回復す る。（ＤＲＴＲおよびキャリーに影響。）一般に、Ｉ１０装置は多数の記憶マツ プ・データおよび状態レジスタを含む。通信ルーチンは、データ・レジスタが準 備を整えておりしたがってデータが読み出されたり書き込まれることを状態ビッ トが示すとき、状態ビットで使用中待機の形を有する。述部は適当な状態ビット を読みかつマスクする。

第１９図から、またＰＰＬ　／　Ｍ高レベル・カーネルに関して、本発明はＰＰ Ｌ　／　Ｍモードで力を増し、根を除く丁べてのＰＥはＳＩＭＤ翻訳ループＳ　 ＩＭＤＬＰを実行し始める。もしＰＥが根ＰＥであることが決定されるならば、 それはブーツストラップ・ローダを実行してコードをダウンロードしかつユーザ ・プログラムにロードする。

ブーツストラップ・ローダはそれ自体ＰＰＬ　／　Ｍプログラムである。それは 根におけるＭＩＭＤ部分と、各ＰＲにおけるＳＩＭＤ部分とを有する。人力ファ イルは説明のためにインテル８０８０目的モジユール形式である。

次にブーツストラップ・ローダは、入力ファイルの特定記録がプログラム像の一 部であるかどうかを決定する。もしそうであるならば、記録にある見出し情報は 像部分がオフ・チップＲＡＭにロードされるべきで場所を指示する。これは、各 ＰＥがその記憶装置に同一のプログラム像を有するように、丁べてのＰＥで行わ れる。ファイルの終りに、制御はロード・モジュールによって指示された開始ア ドレスにより、ユーザ・プログラムに送られる。

本発明の並列動作は実行を制御しかつ通信を行う実待時間ルーチンの使用と組み 合わされた丁べてのＰＥにユーザ・プログラムの同一なプログラム像を置くこと によって達成される。これを説明するために、ＰＰＬ／Ｍコードの一部はそれが プリプロセッサによって変形される前後に提供され、実行時間ルーチンの作用は 下記の通り説明される： ＰＰＬ　／　Ｍコードのセグメント： 主： 実行； ／　レイニラおよびスライス変数の宵宮　／外部ａＸｂ１Ｃ１ｄ語宣言； スライス外部ｓ、ｔ、ｕ、ｖ語宣言； ＳＩＭＤ実行； 送信（１゜）； １゜８−ａ８十日； 受信（ｐ）； 終了： 事前処理後のＰＰＬ　／　Ｍコードの同じセグメント：主： 実行； ＊ ／　レイニラおよびスライス変数の宣冨　／外部ａＸ　ｂ、ｃ、　４語宣言； 外部ＢＸ　ｔ、ｕ、ｖ語宣言； ／　コード　／ 例：手順； ＳＩＭ、Ｄ呼出し； １０に進む； もしく　ｎｏｔ　ｅｎｔ）ならば１１に進む：１１：送信（１゜）； もしく　ｎｏｔ　ｅｎＬ　）ならば１２に進む；もしく　ｎｏｔ　ｅｎｔ）なら ば１２に進む；１２：受信（ｐ）； もしく　ｎｏｔ　ｅｎｔ）ならば１３に進む；を−θ； １６：復帰； １０　： 「Ｓ工■実行」ステートメントがｌ’−３ＩＭＤ呼出し」に変更されたことが認 められる。コードは、「ｓＩＭＤ呼出し」に出会うまでＭＩ■処理装置で在来通 りに働く。

ＳＩＭＤは、処理装置３０の復帰アドレス・スタックを見るカーネル関数である 。復帰アドレスは、ＳＩ）／、Ｄブロックの第１アドレスよりも２つ少ない（飛 越し１０：により）　ＳＩＭＤ呼出し直後の命令番指子。丁べてのＰＥにおける プログラム像は同一であるので、このアドレスは丁べてのＰＥにおける同じＳＩ ＭＤゾロツクを指子。アドレスは丁べてのＳＩＭＤＰｇに同報通信される。次Ｋ 　ＳＩＭＩ）手頭はＳＩＭＤブロック自体まで飛び越丁（丁べてのＭＩＭＤＰｇ もＳＩＭＤＰＥに似た動作をしなければならないので）。ＳＩＭＤブロックの終 りに、復帰命令は最初のＳＩＭＤ呼出しの復帰命令に似た動きｔする。これはプ ログラムをＳＩＭＤ呼出し後に最初の「進行」まで戻丁。

ＳＩＭＤＰＥにあるＳＩＭＤ翻訳ルーグＳ　ＩＭＤＬＰは、アドレスの２つのバ イトを受信して、ＳＩＭＤブロックに対する間接サブルーチン呼出しを行う。Ｓ ＩＭＩ）　Ｐ　ＥがＳＩＭＤブロックの終りに復帰アドレスに達すると、それは ＰＥをＳＩＭＤ翻訳ループに戻させる。

丁ぺてのＰＥはいまや、ＳＩＭＤ行動をシミュレートしながらコードの同じブロ ックを実行することかできる。ＳＩ■ブロックの初めにかつ各通信命令およびＥ ｎｔに対する指定の直後に、ステートメン）：Ｉ［Ｌ（ｎｏｔ　Ｅｎｔ）ならば １１に進む：」が存在することか認められる。これがＳＩＭＤの使用可能／使用 不能がシミュレートされる理由である。通信命令が実行しなければならない都度 、それは丁べてのＰＥで実行されなければならない。換言丁れば、丁べてのＰＥ は通信命令の同じ順序を正確に実行しなければならない。

条件付きは、通信命令から通信命令までのＥＮｔ飛越しにより飛び越丁。他の命 令はＰＥが使用不能にされる場合のみ飛び越される。これはスライス手順の通信 命令およびＳＩＭＤブロックの他の条件付きを却下することと共に、通信命令の 順序による秩序を保証する。

上記に加えて、下記はＰＰＬ　／　Ｍ高レベル・カーネルによって使用される特 殊位置のリストである：Ｅｎｔ　使用可能ビット。通信命令およびＳＩ犯記号に より使用される。

Ａ１　分解の勝者情報を保持する特殊ビット・レジスタ。

Ａ８　通信命令のソースまたは目的として使用される。

工ｏ８　通信命令のソースまたは目的として使用される。

ａｐｒｂｙｔｅ　報告動作の目的 再び第１９図から、ＤｏＭＩＭＤは２進木構造の区分を生じさせかつ６段階工程 で各サブツリーの根に制御を送る根源語である。まず、制御を与えられているＭ ｒ犯ルーチンのアドレスは同報通信である。区分および状態ビットが次にセット アツプされる。最後に、使用可能ＰＥはＭＩＷ、Ｄルーチンを呼び比重。ＰＰＬ 　／　Ｍモードでは、根は必ずＭＩＷ、Ｄモードにあるが、もしそれが使用不能 の５１１ｖ’、Ｄであるならば、それはり。ＭＩＭＤによって呼び出されるルー チンを実行しないであろう。

ＭＩＭＤコードの終りに出口が置かれて、そのサブツリーを上記に再接続させる 。実際に、Ｉ１０装置はＳＩＭＤにスイッチ・バックして、局部ＭＩＭＤフラグ を更新させる。ＭＩＭＤ手順からの最後の復帰は復帰スタックをほどくとともに ＳＩＭＤ翻訳ルーグＳ　ＩＭＤＬＰにおいてＰＥを比重◎ 同期（５ｙｎｃ　）は、同期を実行しているＰＥより下の丁ぺてのＰＲがＳＩＭ Ｄモードに戻るまで待機を生じさせるとともにそのサブツリーを完全に再接続さ せる指令である。

かくて、各処理装置素子が個々のＩ１０装置および記憶装置と組み合わされる２ 進木構造に配列された複数個の処理装置素子の使用により、高速で、効率が良＜ 、シかも故障に強いデータ処理用の新しい改良された装置が提供されることが分 かる。

ＡＤＤＲ：　ｏｏ　０１　０２　０３　０４　０５０３６０Ｈ＝４ＦＨ６０Ｈ１ ８Ｈ７８Ｈ２８Ｈ１２Ｈ０３７０Ｈ＝３３Ｈ１２Ｈ０６Ｈ８２Ｈ７８Ｈ２６Ｈ０ ３８０Ｈ＝０６Ｈ８２）（８５Ｈ２６Ｈ３３Ｈ１２Ｈ０３９０Ｈ＝３３Ｈ０５Ｈ １２８０６）ｔ　８２Ｈ７５Ｈ０３ＡＯＨ＝８２Ｈ１２Ｈ０６Ｈ２５ＨＦ５Ｍ　 ２８８０３ＢＯＨ＝ＯＯＨＢＦＨＯＯＨ０３Ｈ９ＥＨ５０Ｈ０３ＣＯＨ＝ＦＯ） （７８Ｈ２８Ｈ１２）ｆ　ＯＤＨＢ４Ｈ０３ＤＯＨ＝０４Ｈ１２Ｈ０６Ｈ８２Ｈ ７５Ｈ３３Ｈ０３ＥＯＨ＝１２Ｈ０６Ｈ２５ＨＦ５Ｈ３０ＨＥ５Ｈ０３ＦＯＨ＝ ３３）１　１２Ｈ０６１（８２Ｈ８５Ｈ２９）（０４００Ｈ＝０６Ｈ２５ＨＦ５ Ｈ２９ＨＡＦ）！　２８Ｈ０４１０Ｈ＝１２Ｈ０６Ｈ２５Ｈ８５Ｈ２６Ｈ８３Ｈ ０４２０Ｈ＝２６Ｈ１２）（ＯＤＨＢＣＨ８０ＨＤＥ）ｆ０４３０Ｈ＝５１Ｈ７ ８Ｈ１２Ｈ０Ｄ）（７４）ｆ　８０Ｈ０４４０）（＝１２Ｈ００）（７４）［８ ０Ｈ０４Ｈ１２Ｈ０４５０Ｈ＝９０Ｈ４０Ｈ０７ＨＥ５Ｈ２６ＨＦ’０Ｈ０４８ ０Ｈ＝１２ＨＥＡＨ０２Ｈ１３ＨＡ２Ｈ０３１（０４９０Ｈ＝０７ＨＡＥＨ８０ Ｍ　０３８１２Ｈ０７Ｈ０４ＡＯ）（＝７ＥＨ２ＢＨ８ＦＨ２６Ｈ８ΣＨ２７Ｈ ０４ＢＯＨ＝８０）（０４Ｈ１２Ｈ０Ａ）（８３）（２２）ｆ０４ＣＯＨ＝１２ Ｈ０６ＨＯ珪Ｆ５Ｈ３０Ｈ７５）［０４ＤＯＨ＝１０１（９２Ｈ０８Ｈ３１Ｈ４ ＤＨ１２Ｈ０４ＥＯＨ＝６７ＨＣ２ＨＯＯＨ２２ＨＡ２）ｆ　０２Ｈ０４ＦＯＨ ＝ＯＯＨ９２ＨＯＩＨ７４Ｈ０２１（Ｆ５Ｈ０６０７０８０９０Ａ　ＯＢ　ＱＣ ＯＤ　ＯＥ　ＯＦ口 ’　０６Ｈ８２）（７５Ｈ３３ＨＯＯＨ１２Ｈ０６）［８２Ｈ２２Ｈ７５Ｈ１３ ３ＨＯＯＨ１２Ｈ０６Ｈ８２Ｈ７５Ｈ３３ＨＯＯＨ１２Ｈ０６Ｈ１１２Ｈ０６Ｈ ２５ＨＦ５Ｈ２９ＨＡＦＨ２８ＨＡＥＨ２９Ｈ７４Ｈ１６Ｈ１２Ｈ０６Ｈ２５） ［８５Ｈ２６Ｈ８３Ｈ８５Ｈ２７Ｈ８２Ｈ７８Ｈ２６）（１２ＨＯＤＨ肛：）（ ８０ＨＤＥＷ　２２Ｈ７５Ｈ３３Ｈ０１Ｈ１２Ｈ０６Ｈ８２）？　７５Ｈ３３Ｈ ＯＯＨ１２Ｈ０６Ｈ８２Ｈ３０Ｈ２２Ｈ７５Ｈ３３Ｈ０５Ｈ１２Ｈ０６）［８２ ）（８５Ｈ２８Ｈ３３Ｈ１２）（０６Ｈ８２Ｈ１２Ｈ０６Ｈ２５ＨＦ５Ｈ２８Ｈ １２）ＩＡＥ）１２９Ｈ７４ＨＯＯＨＢＦＨＯＯＨ０３Ｈ９ＥＨ５０Ｈ１６Ｈ８ ５Ｈ２７）［８２ＨＦＯ）１７８）（２８Ｈ１２ＨＯＤＨＥＡＨ７８Ｈ２２Ｈ８ ５Ｈ２７Ｈ３１）Ｆ　８５Ｈ２８Ｈ３２Ｈ８５Ｈ３１Ｈ２６Ｈ０４Ｈ１２ＨＯＡ Ｒ８９）［２２Ｈ８５Ｈ３２Ｈ２６Ｈ５１Ｈ７８ＨＯＡＲ８ＤＨ２２８２２Ｈ７ ４Ｈ０２Ｈ９０Ｈ４ΩＨ０６ＨＦＯＨＡ３ＨＥ５）［２７ＨＦＯＨ７５Ｈ８９Ｈ ＯＩＨブ５Ｈ８ＣＨ０ＯＨ２２ＨＥ５Ｈ１２ＨＥＡＨＯＩＨ１３ＨＡ２Ｈ０３Ｈ ９２Ｈ０９Ｈ０５Ｈ１２）ｔ　０７）（８８Ｈ８０１（０３Ｈ１２Ｈ０７Ｈ７５ ＨＥ５Ｈ９２ＨＯＡＨＡ２Ｈ０３）［９２ＨＯＣＲ３０Ｈ０３Ｈ０５Ｈ１２Ｈ９ Ｂ）（２２Ｈ８５Ｈ２８８１２Ｈ８５Ｈ８１ＨＩＩＨ７ＦＩ　０ＤＨ９１）ｆ　 ４ＡＨＣ３Ｈ９２Ｈ０３）（９１Ｈ６７Ｈ１２１（ＯＤＨ７４Ｈ７５Ｈ２６）（ ０１Ｈ５１）１７８Ｈ１２ＨＯＤＨ７４Ｈ８０Ｈ１９Ｈ３３ＨＯＯＨ１２Ｈ０６ ＨＣＥＨＢ２）［１０Ｈ３１Ｈ５１）（Ａ２Ｈ２８）ｆ　９１Ｈ９８ＨＡ２ＨＯ ＯＨ９２Ｈ０３Ｈ９１Ｈ６７Ｈ７５Ｈ０５１０Ｈ＝２２１（７５Ｈ２６ＨＯＩＨ ５１Ｈ７８Ｍ０５２０Ｈ−Ｃ２Ｈ０２ＨＣ３Ｈ９２ＨＯＡＲ９２８０９Ｈ０５３ ０１（＝ＯＥＨ９２ＨＯＦＨＣ２ＨＢ５）（Ｃ２ＨＢＩＨ０５４０Ｈ＝ＥＯＨＦ ５）１３０）（Ａ２ＨＢＯＨ９２Ｈ０ＤＨ０５５０）［＝３０ＨＣ２ＨＢ５ＨＣ ２ＨＢＩＨ１２ＨＯＢ！（０５６０Ｈ＝１２Ｈ０７Ｈ６２８９０Ｍ　００８１０ ＨＥＯＨ０５７０）（＝ＯＯＨＯＯＨＥＡＨＦＯＨ９０ＨＯＯＨ００Ｈ０５８０ ）［−０７翼７５Ｈ１２）（０７８９ＢＨＡ２ＨＩＩＨ０５９０Ｈ＝ＯＦＨＡ２ ＨＯＦＨＢ３ＨＢ３Ｈ５０１（２３Ｈ０５ＡＯＨ−２７８５１Ｈ２ＦＨ１２ＨＯ ＤＨ７４Ｈ８０Ｈ０５ＢＯＨ＝（）ＩＩ　０２Ｈ８０Ｈ０３ＨＣ３Ｈ８０８０１ Ｈ０５ＣＯＨ−ＯＤＨ７４Ｈ８０Ｈ３４）［１２ＨＯＡＲ８３）（０５ＤＯＨ− ８０ＨＯＩＨＣ３Ｈ９２ＨＯＥＭ　７５）１３３Ｈ０５ＥＯＨ−ＥＡＨ９０）ｆ 　００３（０２ＨＥＡＨＦＯ）４３０Ｍ０５ＦＯＨ−０６Ｈ７４ＨＩＯＨ９０Ｈ ＯＯＭ　ＯＩＨＦＯＨ０６００Ｈ＝５０Ｈ４１Ｈ５４Ｈ４１Ｈ５６Ｈ４１Ｈ６５ ）（０６１０Ｈ＝ＯＤＨＩＯＨ２０ＨＩＩＭ　ＯＤＨ２０ＨＢＯＨ０６２０Ｈ＝ Ｂ３Ｈ２２Ｈ７４８００Ｈ２２Ｈ３０ＨＢＯＨ０６３０Ｈ＝ＢＯＨＦＤＨＥ５Ｈ ９０ＨＣ２Ｈ８３Ｍ　２２Ｈ０６４０Ｈ−Ｃ２ＨＡ５ＨＣ２ＨＢＩＨ２０ＨＡ７ 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Claims (10)

【特許請求の範囲】
1. １．複数個の処理素子であり、おのおのは演算論理装置と、制御記憶装置と、プ ログラム順序と、命令デコーダとを含む処理装置と；前記処理装置と組み合わさ れる読出し／書込み記憶装置と； 前記処理装置および読出し／書込み記憶装置と組み合わされる入出力装置と、を 含む前記複数個の処理素子と； 木構造の極端におけるものを除く各処理素子が１つの親処理素子および少なくと も第１および第２の子処理素子に接続される２進木構造において前記処理素子を 相互接続する装置と； 記記入出力装置であり、 親処理素子から受信した情報を前記子処理素子に同報通信する装置と； 前記子処理素子から受信した情報および前記入出力装置と組み合わされる処理装 置ならびに読出し／書込み記憶装置から受信した情報と間の優先度を決定する装 置と、を含む前記入出力装置と； を有する並列処理装置アレイにおいて、前記２進木構造に接続された処理素子の 入出力装置け平均処理命令サイクルより少ないサイクル内で第１親処理素子から 最も遠く離れている前記木構造の子処理素子まで情報が同報通信され、かつ平均 処理命令サイクルより少ないサイクル内で各処理素子における情報間の優先度が 決定されるように共働することを特徴とする並列処理装置アレイ。
2. ２．前記同報通信装置は 直列データ入力および前記処理装置に対する出力を持つレジスタと、 フリツプ・フロップと、 データ信号を前記直列データ入力および前記フリツプ・フロップに同時に加える 第１装置と、前記フリツプ・フロップからの信号を前記第１装置に加えてデータ 信号を第１および第２子処理素子に加える第２装置であり、それによつてデータ 信号はフリツプ・フロップによつて２進木構造に伝搬される前記第２装置と、を 含むことを特徴とする請求項１記載の装置。
3. ３．レジスタが満杯であるときレジスタ満杯信号を発生させる装置と、 前記レジスタ満杯信号が発生されている間前記複数個の処理素子に対する追加デ ータの送信を不能にする装置と、 をさらに含むことを特徴とする請求項２記載の装置。
4. ４．決定装置は 前記処理素子と組み合わされるデータを記憶する第１レジスタ、ならびに前記第 １および第２子処理素子と組み合わされるデータを記憶する第２および第３レジ スタと、 前記第１、第２および第３レジスタに記憶されたデータを比較して所定の優先度 にしたがい勝利データを選択する直列比較装置と、 前記勝利データを親処理素子にある前記第２または第３レジスタの１つに報告す る装置と、を含むことを特徴とする請求項１記載の装置。
5. ５．勝利データとして選択されないデータを持つ各処理素子を使用不能にする装 置をさらに含み、その結果１つを除くすべての処理素子は勝利データが２進木構 造にある最終の処理素子に報告されるときまで使用不能にされる、ことを特徴と する請求項４記載の装置。
6. ６．使用不能にされない処理素子によつて記憶された情報を２進木構造にある最 終の処理素子に報告する装置をさらに含む、ことを特徴とする請求項５記載の装 置。
7. ７．２進木構造を補数個のサプ・ツリーに細分する装置をさらに含む、ことを特 徴とする請求項１記載の装置。
8. ８．各サプ・ツリーは単一命令多重データ・モードで作動され、かつ複数個のサ プ・ツリーは多重命令多重データ・モードで作動される、ことを特徴とする請求 項７記載の装置。
9. ９．同じプログラムは少なくとも２つのサプ・ツリーに記憶された同じデータで 実行され、かかるプログラムの結果はエラーを検出するために比較される、こと を特徴とする請求項７記載の装置。
10. １０．データ処理素子の２進木構造を含むデータ処理装置であり、前記各データ 処理素子は処理ユニットと前記処理ユニットに結合されたインターフェース・ユ ニットとを有する前記データ処理装置において、前記インターフエー−ス・ユニ ットは前記２進木構造にある隣接する高位および低位のデータ処理素子のインタ ーフェース・ユニットからのデータを送受信するように結合されたレジスタを含 み、また前記処理ユニットは前記２進木構造にある隣接する高位および低位のデ ータ処理素子の処理ユニットのデータ通信端子からのデータを送受信するように 結合されたデータ通信端子を含む、ことを特徴とするデータ処理装置。