JPH01501099A - Digital signal delay circuit device - Google Patents
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- JPH01501099A JPH01501099A JP62506473A JP50647387A JPH01501099A JP H01501099 A JPH01501099 A JP H01501099A JP 62506473 A JP62506473 A JP 62506473A JP 50647387 A JP50647387 A JP 50647387A JP H01501099 A JPH01501099 A JP H01501099A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 ディジタル信号遅延回路装置 本発明は、シフトレジスタ使用のディジタル信号遅延回路装置に関する。屡々、 ディジタル信号を時間的に遅延することが必要となる。このためにディジタル信 号はシフトレジスタに供給され、所定のクロック周波数でクロック制御されつつ シフトレジスタの中をシフトされ、最後にシフトレジスタの出力側から取出され る。その際、始めに書込まれたデータ又は信号が始めに読出される（ファースト インファーストアウト）。しかしこれらのシフトレジスタは、任意に高いクロッ ク周波数で動作することができない。広い帯域で伝送されるディジタル信号の場 合、その処理は、許容クロック周波数により制限される。例えばディジタルテレ ビジ層ン信号が６ ＭＨｚの帯域で遅延シフトレジスタを介して伝送する場合、 シフトレジスタを１２１ｉＨｚでクロック制御しなくてはならない。[Detailed description of the invention] Digital signal delay circuit device The present invention relates to a digital signal delay circuit device using a shift register. Often, It becomes necessary to delay the digital signal in time. For this purpose, digital The signal is supplied to a shift register and is clocked at a predetermined clock frequency. It is shifted through the shift register and finally taken out from the output side of the shift register. Ru. At that time, the data or signal written first is read first (first In first out). However, these shift registers can handle arbitrarily high clocks. cannot operate at high frequencies. Digital signals transmitted over a wide band If so, the processing is limited by the allowed clock frequency. For example, digital television When the business layer signal is transmitted through a delay shift register in the 6 MHz band, The shift register must be clocked at 121iHz.
本発明の課題は、現在広く普及しているディジタル素子を使用して、これらのデ ィジタル素子が簡単に、所要の帯域幅のＩ；めに必要なりロック周波数を処理す ることは可能でないにもかかわらず、広い帯域を有する遅延回路を提供すること にある。The problem of the present invention is to develop these digital devices using digital devices that are currently widely used. Digital elements can easily handle the required locking frequency for the required bandwidth. To provide a delay circuit with a wide band even though it is not possible to It is in.
例えば本発明により、充分に広い帯域のディジタルテレビジ璽ン信号を１走査線 周期の持続時間だけ遅延する課題が解決される。即ちこの課題は、請求の範囲第 １項に記載の特徴部分に記載の構成により解決される。その他の実施例は実施態 様項に記載されている。For example, according to the present invention, a digital television signal with a sufficiently wide band can be transmitted in one scanning line. The problem of being delayed by the duration of the cycle is solved. In other words, this problem is This problem is solved by the configuration described in the characteristic section of item 1. Other examples are embodiments. It is described in the section.
テレビジョン受信機の画質を改善するために、１本の走査線又は１フイールド又 はｌフレームの信号情報を記憶するメモリ装置が必要となる。このようなメモリ 装置によりディジタルフィルタを実現することができる。１本の走査線だけ遅延 したテレビジョン信号により、飛び越し走査方式により受像されたテレビジョン 画を順次に走査された画像に変換することができる次に本発明を１本の走査線の 持続時間だけ遅延するＦＢＡＳ信号（カラーテレビジョン合成信号）遅延回路の 実施例に基づいて説明する。To improve the picture quality of a television receiver, one scan line or one field or requires a memory device to store one frame of signal information. memory like this A digital filter can be realized by the device. Delay by one scan line Television signals received using interlaced scanning The present invention can then be used to convert a single scan line image into a sequentially scanned image. FBAS signal (color television composite signal) delay circuit that delays by the duration An explanation will be given based on an example.
第１図は本発明の装置の１実施例のブロック回路図、第２図は第１図のブロック 回路図の段の制御に用いられるクロック信号発生回路装置のブロック回路図、第 ３図ないし第７図はクロック信号のパルス線図である。FIG. 1 is a block circuit diagram of one embodiment of the device of the present invention, and FIG. 2 is a block diagram of FIG. 1. Block circuit diagram of a clock signal generation circuit device used to control the stages of the circuit diagram, 3 to 7 are pulse diagrams of clock signals.
遅延すべきＦＢＡＳ信号は入力側Ｉを介してＡ／Ｄ変換ｌ１ＡＤへ供給され、Ａ ／Ｄ変換器ＡＤはこのアナログ信号を例えば３ ｂｉｔのデータワードに変換し 、データ母線Ｄｌを介してバックアメモリＬ！即ちいわゆるラッチに供給し、バ ッファメモリＬｌ即ちラッチは、例えば１２ＭＨ７のクロック信号ＣＫＩにより クロック制御されつつデータを出力側データ母線Ｄ２に供給すこのデータ母線Ｄ ２は２つの並列の分岐母線Ｄ２’及びＤ２”に分割されており、データを２つの バッファメモリＬ２及びＬ３に供給する。記憶されたデータは、本例においては ６ ＭＨｚである周波数ＣＫＩ／２を有し、ｌ／２濁期だけ互いに対して位相が シフトされているクロック周波数ＣＫＷ １及びＣＫＷ２のそれぞれによりクロ ック制御されつつ、データ母線Ｄ３又はＤ４に供給される。従って、バッファメ モリＬ２及びＬ３をクロック制御するクロック周波数は、クロック信号ＣＫｌの １クロック周期Ｔだけ位相シフトされている。The FBAS signal to be delayed is fed via input I to the A/D converter l1AD and /D converter AD converts this analog signal into a 3-bit data word, for example. , the backup memory L! via the data bus Dl. That is, it supplies the so-called latch and The buffer memory Ll, that is, the latch, is activated by the clock signal CKI of 12MH7, for example. This data bus D provides data under clock control to the output data bus D2. 2 is divided into two parallel branch buses D2' and D2'', and the data is divided into two parallel branch buses D2' and D2''. Supplied to buffer memories L2 and L3. The stored data is, in this example, They have a frequency CKI/2 which is 6 MHz and are out of phase with each other by l/2 turbidity. Shifted clock frequencies CKW1 and CKW2 respectively The signal is supplied to the data bus D3 or D4 while being under clock control. Therefore, the buffer The clock frequency for clock controlling the memory L2 and L3 is the clock frequency of the clock signal CKl. The phase is shifted by one clock period T.
データ母線Ｄ３は第１のシフトレジスタＦＩＦＯＩの入力側に接続され、データ 母線Ｄ４は第２のシフトレジスタＦＩＦＯ２の入力側に接続されている。シフト レジスタＦＩＦＯＩ及びＦＩＦＯ２への書込みは、位相シフトされたクロック信 号ＣＫＩＦ １及びＣＫＷ ２によりクロック制御されつつ行われ、読出しは位 相シフトされたクロック信号ＣＫＲ１及びＣＫＲ２によりクロック制御されつつ 行われる。The data bus D3 is connected to the input side of the first shift register FIFOI, and the data bus D3 is connected to the input side of the first shift register FIFOI. Bus line D4 is connected to the input side of second shift register FIFO2. shift Writing to registers FIFOI and FIFO2 uses a phase-shifted clock signal. The reading is performed under clock control by No. CKIF 1 and CKW 2. While being clocked by phase-shifted clock signals CKR1 and CKR2. It will be done.
シフトレジスタＦＩＦＯＩ及びＦＩＦＯ２は周期的に、例えばテレビジ薦ン信号 の画像周期の開始の都度にＲ５Ｉ及びＲＳ２によりリセットされる。周波数ＣＫ ＷＩ 、 ＣＫＷ２、ＣＫＲＩ及びＣＫＲ２は、クロック周波数ＣＫＩの１／２ であり、シフトレジスタが処理するのに丁度適した大きさである。後述のクロッ ク信号発生回路Ｔは、水晶制御された基礎クロック信号ＣＫＩから前述の位相及 び周波数のクロックパルスを発生する。シフトレジシタＦＩＦＯＩ及びＦＩＦＯ ２からの読出しに使用されるクロック信号ＣＫＲＩ及びＣＫＲ２は、書込みクロ ック信号ＣＫＷ ｌ及びＣＫＷ ２に対して、書込みクロッ久信号ＣＫＷ ｌと ＣＫＷ２との間に、例えば１本の走査線の持続時間である６４μｓの時間が生ず るようにシフトされている。シフトレジスタＦＩＦＯＩ及びＦＩＦＯ２から遅延 して取出される３ｂｉｔ幅データはデータ母線Ｄ５を介してバッファメモリＬ４ に供給されるか、又はデータ母線Ｄ６を介してバッファメモリＬ５に供給され、 バッファメモリＬ４及びＬ５はデータを、それぞれクロック信号ＣＫＲｌ又はＣ ＫＲ２によりクロック制御されつつ送出する。両バックアメモリＬ４及びＬ５は データ母線Ｄ７又はＤ８を介してマルチプレクス回路ＭＵＸと接続され、マルチ プレクス回路ＭＵＸの出力側−ないし７は、バッファメモリＬ４の出力側−八な いし７Ａ及びバッファメモリＬ５の出力側ｄＢないし７Ｂからのデータを交互に 送出する。マルチプレクス回路ＭＬＩＸはクロック信号ＣＫ２によりレベルに依 存してクロック制御されるので、データは元の高い周波数でデータ母線Ｄ９に送 出される。このようにしてデータはメモリＬ６に供給され、メモリＬ６からの読 出しはクロック信号ＣＫＩによりクロック制御されて行われ、従ってデータ母線 ＤＩＯを介して再び、高い周波数を有する元のディジタル信号が得られ、このデ ィジタル信号はディジタル／アナログ変換器により変換され、出力側０から、時 間遅延された信号ＦＢＡＳ’が取出される。The shift registers FIFOI and FIFO2 periodically receive, for example, a television signal. It is reset by R5I and RS2 at the start of each image cycle. Frequency CK WI, CKW2, CKRI and CKR2 are 1/2 of the clock frequency CKI , which is just the right size for the shift register to process. The clock described below The clock signal generation circuit T generates the above-mentioned phase difference from the crystal-controlled basic clock signal CKI. generates clock pulses with a frequency of Shift register FIFOI and FIFO The clock signals CKRI and CKR2 used for reading from write clock signals CKW l and CKW 2, write clock signals CKW l and CKW 2; For example, a time of 64 μs, which is the duration of one scanning line, occurs between CKW2 and CKW2. It has been shifted so that Delayed from shift register FIFOI and FIFO2 The 3-bit width data taken out is sent to the buffer memory L4 via the data bus D5. or to the buffer memory L5 via the data bus D6; Buffer memories L4 and L5 transfer data to clock signals CKRl and C, respectively. It is sent out under clock control by KR2. Both backup memories L4 and L5 are Connected to multiplex circuit MUX via data bus D7 or D8, The output side 7 of the plex circuit MUX is the output side 8 of the buffer memory L4. 7A and the data from the output side dB or 7B of the buffer memory L5 alternately. Send. The multiplex circuit MLIX is level-dependent by the clock signal CK2. data is sent to data bus D9 at its original high frequency. Served. Data is thus supplied to memory L6 and read from memory L6. The output is clock-controlled by the clock signal CKI, and therefore the data bus The original digital signal with high frequency is obtained again via DIO, and this digital The digital signal is converted by a digital/analog converter, and from the output side 0 to the time A delayed signal FBAS' is taken out.
次に、第３図ないし第７図に示されている種々のクロック信号を発生するために 必要な、第１図に示されている制御回路Ｔを、第２図の回路図を用いて説明する 。Next, to generate the various clock signals shown in FIGS. The necessary control circuit T shown in FIG. 1 will be explained using the circuit diagram in FIG. 2. .
先ず始めに、例えば１２ＭＨｚの基礎クロック信号ＣＫｌが、水晶制御された水 晶発振器ｌにより発生される。この基礎クロック信号ＣＫＩは、分周段２で分周 され、クロック信号ＣＫ２として、又反転段３を介して反転クロック信号ＣＫ２ として送出される。垂直同期パルスＶから単安定マルチバイブレータ４を介して 約４０μｓの持続時間のパルスが発生され、このパルスはＤ７リツプ７０ツブ５ のＤ入力側に供給され、Ｄクリップ７０ツブ５のクロック入力側Ｃには水平周波 数のパルスが供給される。このようにしてＤ７リツプ７０ツブ５の出力側から、 正確に１本の走査線の持続時間に等しい持続時間を有するパルスが取出される。First of all, the basic clock signal CKl of, for example, 12 MHz is connected to a crystal-controlled It is generated by a crystal oscillator l. This basic clock signal CKI is divided by frequency division stage 2. and outputs the inverted clock signal CK2 as the clock signal CK2 through the inverting stage 3. Sent as . From vertical synchronization pulse V through monostable multivibrator 4 A pulse of approximately 40 μs duration is generated and this pulse The clock input side C of the D clip 70 tube 5 receives the horizontal frequency signal. A number of pulses are provided. In this way, from the output side of D7 lip 70 tube 5, A pulse with a duration exactly equal to the duration of one scan line is taken.
このパルスは２５Ｈｚの周波数で周期的に繰返され、後置接続されているＤフリ ップ７０ツブ６によりクロック周波数ＣＫ２に同期される。６４μｓのパルス持 続時入力側に供給され、そしてこのシフトレジスタ７の出力側からクロック信号 ＣＫＩによりクロック制御されて、４クロック時間（４Ｔ）及び８クロック時間 （８Ｔ）だけ遅延して取出される。４Ｔだけ遅延した信号Ｇは、反転段８により 反転されてＧとなり、Ｆ信号と共にＮＡＮＤゲート９に供給され、ＮＡＮＤゲー ト９の出力信号はＤフリップ７０ツブ１０及びＤ７リツプ７０ツブ１１を介して クロック信号ＣＫ２及びＣＫ２と同期される。このうようにしてリセット信号Ｒ ３Ｉ及びＲ５２が発生し、リセット信号Ｒ５Ｉ及びＲ３２は各画像の開始時にシ フトレジスタＦＩＦＯＩ及びＦＩＦＯ２を所定の開始状態にセットする。従って 時間誤りが累算により増加することは起こらない。８クロツク８Ｔだけ遅延した 信号「はシフトレジスタ７の出力側から、信号にとして取出され、信号には反転 段１２により反転されて信号にとなり、信号には信号Ｆと共にＮＡＮＤゲート１ ３に供給されて信号しに変換され、信号しはクロック信号ＣＫ２と共にＮＡＮＤ ゲート１４に供給されて信号Ｘに変換され、信号Ｘは反転段１５により反転され て信号Ｎとなり、信号ＮはＮＯＲゲート１６に供給されて信号Ｍと論理結合され る。信号Ｍは信号りとクロック信号ＣＫＩがＡＮＤゲートで論理結合して形成さ れる。このようにして信号ＣＫＷｌ、及びＯＲゲート１８を介してＣＫＷ ｌが 形成される。This pulse is periodically repeated at a frequency of 25 Hz and is It is synchronized to the clock frequency CK2 by the top 70 block 6. 64μs pulse duration a clock signal from the output side of this shift register 7. Clocked by CKI, 4 clock hours (4T) and 8 clock hours It is taken out with a delay of (8T). The signal G delayed by 4T is processed by the inverting stage 8. It is inverted and becomes G, and is supplied to the NAND gate 9 together with the F signal, and the NAND gate The output signal of the switch 9 is passed through the D flip 70 knob 10 and the D7 lip 70 knob 11. It is synchronized with clock signals CK2 and CK2. In this way, the reset signal R 3I and R52 are generated, and reset signals R5I and R32 are generated at the beginning of each image. Set the foot registers FIFOI and FIFO2 to predetermined starting states. Therefore It does not occur that the time error increases due to accumulation. Delayed by 8 clocks 8T The signal ``is taken out from the output side of the shift register 7 as a signal, and the signal is inverted. It is inverted by stage 12 into a signal which, together with signal F, is inverted by NAND gate 1. 3 and is converted into a signal signal, and the signal signal is supplied to the NAND signal along with the clock signal CK2. The signal is supplied to a gate 14 and converted into a signal X, which is inverted by an inverting stage 15. The signal N becomes the signal N, which is supplied to the NOR gate 16 and logically combined with the signal M. Ru. Signal M is formed by logically combining signal RI and clock signal CKI using an AND gate. It will be done. In this way, CKWl is transmitted through the signal CKWl and the OR gate 18. It is formed.
同様にして信号ＣＫＷ２が形成される。即ち、クロック信号ＣＫ２によりクロッ ク制御されるＤ７リツプフ号りから信号Ｌ′が形成され、信号Ｌ′はＮＡＮＤゲ ート２０でクロック信号ＣＫ２と論理結合して信号Ｙが形成され、信号Ｙは反転 段２１を介して信号Ｎ′に変換され、信号Ｎ′はＮＯＲゲート２２を介して出力 側から取出される。−ＣＫＷ２信号は、信号Ｌ′がクロック信号ＣＫＩとがＡＮ Ｄゲート２３で論理結合され信号Ｍ′が形成され、信号Ｍ′がＯＲゲート２４を 介して出力側からｉ７「信号として取出されることにより発生する。Signal CKW2 is generated in a similar manner. That is, the clock signal CK2 A signal L' is formed from the D7 lipf signal which is controlled by the NAND gate. The signal Y is logically combined with the clock signal CK2 at the gate 20, and the signal Y is inverted. It is converted into a signal N' through a stage 21, and the signal N' is outputted through a NOR gate 22. taken out from the side. -CKW2 signal is signal L' is different from clock signal CKI. The D gate 23 logically combines to form a signal M', and the signal M' passes through the OR gate 24. This is generated by being taken out as an i7 signal from the output side via the i7 signal.
信号ＣＫＲｌは、信号Ｆがクロック信号ＣＫ２とＮＡＮＤゲート２５で論理結合 されて信号Ｚを形成し、この信号Ｚを反転段２６を介して信号Ｒとし、信号Ｒを 信号ＳとＮＯＲゲート２７で論理結合して形成される。信号Ｓは、ＡＮＤゲート ２８で信号Ｆと信号ＣＫＩとを論理結合することにより形成される。信号ＣＫＲ ２は、信号Ｆが、クロック信号ＣＫ２によりクロック制御されるＤ７リツプフロ ツプ２９に供給されて信号Ｔとして取出され、信号Ｔはクロック信号ＣＫ２とＡ ＮＤゲート３０で論理結合されて信号Ｕが形成され、信号Ｕは反転段３１で反転 されて信号Ｕとなり、信号Ｕは信号ＶとＯＲゲート３２で論理結合されて形成さ れる。信号Ｖは、信号Ｔとクロック信号ＣＫＩがＡＮＤゲート３３で論理結合さ れることにより形成される。Signal CKRl is logically combined with signal F by clock signal CK2 and NAND gate 25. to form a signal Z, which is passed through an inverting stage 26 as a signal R; It is formed by logically combining the signal S and the NOR gate 27. Signal S is an AND gate It is formed by logically combining signal F and signal CKI at 28. Signal CKR 2 is a D7 lip flop whose signal F is clocked by the clock signal CK2. 29 and is taken out as a signal T, which is connected to the clock signals CK2 and A. The signal U is logically combined in the ND gate 30, and the signal U is inverted in the inversion stage 31. The signal U is logically combined with the signal V by an OR gate 32 to form a signal U. It will be done. The signal V is obtained by logically combining the signal T and the clock signal CKI at an AND gate 33. It is formed by
第３図ないし第７図に示されているパルス線図は、実際には発生する短い時間遅 延を考慮していない。このような遅延は、簡単にするために省略した。The pulse diagrams shown in Figures 3 to 7 are based on the short time delays that occur in reality. It does not take into account the extension. Such delays have been omitted for simplicity.
第３図はリセット信号Ｒ５Ｉ及びＲ３２の経過、第４図は書込み信号ＣＫＷ ｌ の経過、第５図は書込み信号ＣＫＷ ２の経過、第６図は読出し信号ＣＫＲ１及 びＣＫＲ２の経過、第７図は前記信号の互いの相対的時間位置で示している。Figure 3 shows the course of the reset signals R5I and R32, and Figure 4 shows the write signal CKW l. 5 shows the progress of the write signal CKW2, and FIG. 6 shows the progress of the read signals CKR1 and CKW2. FIG. 7 shows the relative time positions of said signals with respect to each other.
画像の開始時にディジタル信号は先ず始めに、高い周波数を有するクロック信号 （ＣＫＩ）に制御されつつバッファメモリに記憶され、引続いてシフトレジスタ ニ書込まれ（ＣＫＷＩ及びＣＫＩ２） 、７６８クロック周期（ＣＫＩ）に相応 する１本の走査線の持続時間（６４μｓ）に等しい時間だけ遅延して、信号ＣＫ Ｒ１及びＣＫＲ２により読出される。At the beginning of the image, the digital signal is first of all a clock signal with a high frequency. (CKI) and is stored in the buffer memory under the control of the shift register. 2 written (CKWI and CKI2), corresponding to 768 clock periods (CKI) The signal CK is delayed by a time equal to the duration of one scan line (64 μs) Read by R1 and CKR2.
本回路に次の型の論理素子が使用される：Ａ／Ｄ変換器： ＥＶＭ ８３０８（ 丁ａｈｏｍｓｏｎ）バッファメモリ：Ｌｌ、Ｌ２．Ｌ３．Ｌ４．Ｌ５．Ｌ６ ： ＳＮ ７４ Ａｓ（ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ） ＦＩＦＯＩ 、 ＦＩＦＯ２： ＭＫ ４５０１（ＭＯＳＴＥＫ）マルチプレク ス回路ＭＩＸ ： ２ｘ ＳＮ ７４ ＡＳ １５７（Ｔｈ−ｏｍｓｏｎ） Ｄ／Ａ変換器 ＤＡ ： ＥＶＭ ８４０８ （Ｔａｈｏｗｓｏｎ）巣安定マル チバイブレータ４ ： ＳＮ ７４ １２１ ＣＴｅｘａｓＩｎｓｔｒｕｍｅｎ ｔｓ） Ｄフリップ７０ツブ５．６．１９．２９ ： ＳＮ ７４ ＡＳ ７４（Ｔｅｘ −ａｓ Ｉｎｓｔｒｕｍｅｎｔｓ） シフトレジスタ７： ＳＮ ７４ ＡＳ １６４（Ｔｅｘａｓ １ｎｓｔｒｕ＋ ｎｅ−ｎｔｓ） ＮＡＮＤゲート９．Ｊ３．］４．２０，２５．３０： ＳＮ ７４ Ａｓ ００ （Ｔｅｘａｓｌｎｓｔｒｕｍｅｎｔｓ） ＮＯＲゲート１６．２２，２７．３２：ＳＮ７４ＡＳ０２ＣＴｅｘａｓＩｎｓｔ −ｒｕｍｅｎｔｓ） ＯＲゲート１８．２４：ＳＮ７４ＡＳ３２（ＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ ）ＡＮＤゲート１７．２３，２８．３３ ： ＳＮ ７４ ＡＳ ０８（Ｔｅｘ ａｓ Ｉｎｓｔ−ｒｕｍｅｎｔｓ） 反転段８，１２，１５，２６．３１ ： ＳＮ ７４ ＡＳ ０４（Ｔｅｘａｓ Ｉｎｓｔｒ−ｕｍｅｎＬｓ） 国際調査報告 国際調査報告 ［株］、発 明 者 フォノ ウムブシャイデン、ノ１ ドインスーゲオルク エー ソ連邦共和国 Ｄ −７７３１ランターキールナツノＡ パノラマヴク ３９The following types of logic elements are used in this circuit: A/D converter: EVM 8308 ( buffer memory: Ll, L2. L3. L4. L5. L6: SN 74 As (Texas Instruments) FIFOI, FIFO2: MK 4501 (MOSTEK) multiplex Switch circuit MIX: 2x SN 74 AS 157 (Th-omson) D/A converter DA: EVM 8408 (Thowson) nest stable maru Chivibrator 4: SN 74 121 CTexas Instrument ts) D flip 70 knob 5.6.19.29: SN 74 AS 74 (Tex -as Instruments) Shift register 7: SN 74 AS 164 (Texas 1nstru+ ne-nts) NAND gate9. J3. ]4.20, 25.30: SN 74 As 00 (Texas Instruments) NOR gate 16.22, 27.32: SN74AS02CTexasInst -ruments) OR gate 18.24: SN74AS32 (Texas Instruments ) AND gate 17.23, 28.33: SN 74 AS 08 (Tex as Instruments) Inversion stage 8, 12, 15, 26.31: SN 74 AS 04 (Texas Instr-umenLs) international search report international search report [Co., Ltd.], Inventor: Fono Umbuscheiden, No. 1 Doinsugeorg A Soviet Republic D-7731 Lantakir Natsuno A Panorama Vuk 39
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Patent Citations (1)
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