JPH0142168Y2 - - Google Patents

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JPH0142168Y2
JPH0142168Y2 JP19342781U JP19342781U JPH0142168Y2 JP H0142168 Y2 JPH0142168 Y2 JP H0142168Y2 JP 19342781 U JP19342781 U JP 19342781U JP 19342781 U JP19342781 U JP 19342781U JP H0142168 Y2 JPH0142168 Y2 JP H0142168Y2
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power transistor
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Description

【考案の詳細な説明】 本考案はパワーセーブ機能を有する安定化電源
回路に関し、特にパワーセーブ時に於ける消費電
流の減少に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a stabilized power supply circuit having a power saving function, and particularly to reducing current consumption during power saving.

安定化電源回路は、各種電子装置の電源部に設
けられて各部に安定化された電源を供給するもの
であり、電子装置の重要部分となつている。そし
て、この安定化電源回路は、半導体技術の発達に
伴なつて集積化される傾向にあり、現在では1個
の制御用半導体集積素子と、電源ラインに直列接
続されて制御用半導体集積素子により制御される
パワートランジスタと、パワートランジスタの出
力レベルの検出および基準レベルの設定制御等を
行なう外付けの抵抗およびコンデンサ等からなる
外付け部品とによつて構成されている。
Stabilized power supply circuits are provided in power supply units of various electronic devices to supply stabilized power to each part, and are an important part of electronic devices. This stabilized power supply circuit tends to be integrated with the development of semiconductor technology, and currently consists of one control semiconductor integrated element and a control semiconductor integrated element connected in series to the power supply line. It consists of a controlled power transistor and external components such as an external resistor and capacitor that detect the output level of the power transistor and control the setting of a reference level.

このように構成された安定化電源回路は、制御
用半導体集積素子がパワートランジスタを制御す
ることにより、電源の出力レベルを常に予め定め
られた設定値に一致させるものである。
In the stabilized power supply circuit configured in this manner, the control semiconductor integrated element controls the power transistor so that the output level of the power supply always matches a predetermined set value.

第1図は従来一般に用いられている安定化電源
回路の一実施例を示す回路図である。同図に於い
て1は制御用半導体集積素子であつて、外部接続
用の端子P1〜P8を有している。2は直流電源の
入力端子3と安定化電源の出力端子4との間の電
源ラインに直列接続されたパワートランジスタ、
5,6は入力端子3および出力端子4とアース間
にそれぞれ接続された平滑用のコンデンサ、7,
8はパワートランジスタ2の出力レベルを分圧す
る抵抗であり、その分圧出力は制御用半導体集積
素子1の端子P5にバイアス電圧として供給され
る。9〜11は出力端子4とアース間に直列接続
された抵抗と可変抵抗器であつて、可変抵抗器1
0の摺動片から発生される可変電圧を出力電圧設
定信号として制御用半導体集積素子1の端子P7
に供給される。そして、制御用半導体集積素子1
は、端子P2がパワートランジスタ2のベースに、
また端子P3が入力端子3に接続されてパワート
ランジスタを制御している。また、パワートラン
ジスタ2のエミツタとベースとの間には、常時は
開となつているパワーセーブスイツチ12が接続
されている。
FIG. 1 is a circuit diagram showing one embodiment of a stabilized power supply circuit commonly used in the past. In the figure, reference numeral 1 denotes a semiconductor integrated device for control, which has terminals P 1 to P 8 for external connection. 2 is a power transistor connected in series to the power line between the input terminal 3 of the DC power supply and the output terminal 4 of the stabilized power supply;
5 and 6 are smoothing capacitors connected between the input terminal 3 and output terminal 4 and the ground, respectively; 7,
8 is a resistor that divides the output level of the power transistor 2, and its divided voltage output is supplied to the terminal P5 of the control semiconductor integrated device 1 as a bias voltage. 9 to 11 are resistors and variable resistors connected in series between the output terminal 4 and the ground, variable resistor 1
The variable voltage generated from the sliding piece 0 is used as an output voltage setting signal to the terminal P 7 of the control semiconductor integrated device 1.
is supplied to Then, the control semiconductor integrated device 1
, terminal P 2 is the base of power transistor 2,
Further, the terminal P3 is connected to the input terminal 3 to control the power transistor. Further, a power save switch 12, which is normally open, is connected between the emitter and base of the power transistor 2.

このように構成された安定化電源回路は、抵抗
7,8による出力レベルの分圧値を制御用半導体
集積素子1の端子P7に取り込んでバイアス電圧
とし、予め半導体集積素子1内で形成される基準
レベルと可変抵抗器10によつて指定された設定
値とが一致するように、端子P2から制御信号を
パワートランジスタ2に供給してフイードバツク
制御を行なつている。次に、パワーセーブスイツ
チ12が閉じられると、パワートランジスタ2の
エミツタ・ベース間がシヨートされるために、パ
ワートランジスタ2がオフとなつてパワーセーブ
モードとなる。
The stabilized power supply circuit configured in this manner takes the divided voltage value of the output level by the resistors 7 and 8 into the terminal P 7 of the control semiconductor integrated device 1 as a bias voltage. A control signal is supplied from the terminal P2 to the power transistor 2 to perform feedback control so that the reference level specified by the variable resistor 10 matches the set value specified by the variable resistor 10. Next, when the power save switch 12 is closed, the emitter and base of the power transistor 2 are shot, so that the power transistor 2 is turned off and enters the power save mode.

しかしながら、上述した構成による安定化電源
回路に於いては、パワーセーブモード時に制御用
半導体集積素子1の端子P2,P3間がパワーセー
ブスイツチ12によつて閉じられる関係上、矢印
Aで示すルートを介して電流iが流れてしまうこ
とになる。この場合、電流iは例えば30mAにも
達してしまい、パワーセーブ時の電流消費がかな
り大きなものとなつてしまう間題を有している。
However, in the stabilized power supply circuit having the above-described configuration, the connection between the terminals P 2 and P 3 of the control semiconductor integrated device 1 is closed by the power save switch 12 in the power save mode, as indicated by arrow A. Current i will flow through the route. In this case, the current i reaches, for example, 30 mA, resulting in a problem that the current consumption during power saving becomes quite large.

従つて、本考案による目的は、パワーセーブ機
能を有する安定化電源回路に於いて、パワーセー
ブモード時にパワーセーブスイツチの出力が回り
込んで、外付け部品を介して流れる無効電流の発
生を防止することにより、このパワーセーブ時に
於ける電流消費を少なくした安定化電源回路を提
供することである。以下、図面を用いて本考案に
よる安定化電源回路を詳細に説明する。
Therefore, the purpose of the present invention is to prevent, in a stabilized power supply circuit having a power save function, the output of the power save switch during power save mode from occurring and flowing through external components. Therefore, it is an object of the present invention to provide a stabilized power supply circuit that reduces current consumption during power saving. Hereinafter, the stabilized power supply circuit according to the present invention will be explained in detail with reference to the drawings.

第2図は、本考案による安定化電源回路の一実
施例を示す回路図であり、第1図と同一部分は同
一記号を用いて示してある。同図に於いて13は
制御用半導体集積素子1の端子P5と抵抗7,8
の分圧点との間に接続されたスイツチング素子で
あつて、パワートランジスタ2の出力を抵抗14
を介してベース入力とすることによりオンとな
る。そして、第1図との相違点は、パワートラン
ジスタ2の出力によつてオンとなり、パワーセー
ブ時にはオフとなるスイツチング素子13を回り
込みによる漏れ電流路に直列に介在したことであ
る。
FIG. 2 is a circuit diagram showing an embodiment of the stabilized power supply circuit according to the present invention, and the same parts as in FIG. 1 are indicated using the same symbols. In the figure, 13 is the terminal P5 of the control semiconductor integrated device 1 and the resistors 7 and 8.
is a switching element connected between the voltage dividing point of the power transistor 2 and the resistor 14.
It is turned on by making it a base input via . The difference from FIG. 1 is that a switching element 13, which is turned on by the output of the power transistor 2 and turned off during power saving, is interposed in series in the leakage current path due to the wraparound.

このように構成された安定化電源回路に於い
て、パワーセーブスイツチ12を開いた状態で入
力端子3に直流電源が供給されると、この直流電
源はパワートランジスタ2を介して出力端子4に
供給されることになる。この場合、パワートラン
ジスタ2の出力が上昇すると、スイツチング素子
13がオンとなつて制御用半導体集積素子1の出
力端子P5が抵抗7,8の分圧点に接続されスイ
ツチング素子13のエミツタバイアスが設定され
る。一方制御用半導体集積素子1は、可変抵抗器
10によつて指示される値によつてパワートラン
ジスタ2の出力レベルを判別し、この出力レベル
が半導体集積素子1の内部で形成される基準値に
一致するように、パワートランジスタ2を制御し
て出力レベルを一定化する。
In the stabilized power supply circuit configured in this way, when DC power is supplied to the input terminal 3 with the power save switch 12 open, this DC power is supplied to the output terminal 4 via the power transistor 2. will be done. In this case, when the output of the power transistor 2 increases, the switching element 13 is turned on, and the output terminal P5 of the control semiconductor integrated element 1 is connected to the voltage dividing point of the resistors 7 and 8, and the emitter bias of the switching element 13 is is set. On the other hand, the control semiconductor integrated device 1 determines the output level of the power transistor 2 based on the value indicated by the variable resistor 10, and this output level is set to a reference value formed inside the semiconductor integrated device 1. The power transistor 2 is controlled to make the output level constant so that the output level matches the output level.

次に、パワーセーブスイツチ12を閉じると、
パワートランジスタ2がオフとなり、これに伴な
つて出力レベルが零となる。この結果、出力レベ
ルによつてオンとなつていたスイツチング素子1
3がオフとなり、制御用半導体集積素子1の端子
P5と抵抗7,8による分圧点との間が開放され
る。従つて、第1図で示したように、パワーセー
ブモード時に回り込みによつて生ずる漏れ電流i
が遮断されることになり、これに伴なつてパワー
セーブモード時に於ける消費電流を大幅に低下さ
せることが出来る。
Next, when the power save switch 12 is closed,
The power transistor 2 is turned off, and the output level accordingly becomes zero. As a result, switching element 1, which had been turned on depending on the output level,
3 is turned off, and the terminal of the control semiconductor integrated device 1
The connection between P 5 and the voltage dividing point formed by resistors 7 and 8 is opened. Therefore, as shown in Fig. 1, the leakage current i caused by the loop in the power save mode
is cut off, and as a result, the current consumption during the power save mode can be significantly reduced.

なお、上記実施例に於いては、漏れ電流遮断用
のスイツチング素子13を制御用半導体集積素子
1の端子P5と抵抗7,8の接続点間に直列に接
続した場合について説明したが、本考案はこれに
限定されるものではなく、パワーセーブモード時
に漏れ電流が流れる部分であればいかなる部分で
あつても良い。
In the above embodiment, a case has been described in which the switching element 13 for interrupting leakage current is connected in series between the terminal P5 of the control semiconductor integrated device 1 and the connection point of the resistors 7 and 8. The invention is not limited to this, and any portion may be used as long as it is a portion through which leakage current flows during the power save mode.

以上説明したように、本考案による安定化電源
回路は、パワートランジスタの出力によつてオン
となるスイツチング素子をパワーセーブモード時
に於ける漏れ電流通路に直列に設けたものである
ために、パワーセーブモード時に於ける消費電流
を大幅に低下させることが出来る優れた効果を有
する。
As explained above, the stabilized power supply circuit according to the present invention has a switching element that is turned on by the output of the power transistor in series with the leakage current path in the power save mode. It has the excellent effect of significantly reducing current consumption during mode.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は従来の安定化電源回路の一例を示す回
路図、第2図は本考案による安定化電源回路の一
実施例を示す回路図である。 1……制御用半導体集積素子、2……パワート
ランジスタ、3……入力端子、4……出力端子、
5,6……コンデンサ、7,8,9,11,14
……抵抗、10……可変抵抗器、12……パワー
セーブスイツチ、13……スイツチング素子。
FIG. 1 is a circuit diagram showing an example of a conventional stabilized power supply circuit, and FIG. 2 is a circuit diagram showing an embodiment of the stabilized power supply circuit according to the present invention. 1... Control semiconductor integrated element, 2... Power transistor, 3... Input terminal, 4... Output terminal,
5, 6... Capacitor, 7, 8, 9, 11, 14
...Resistor, 10...Variable resistor, 12...Power save switch, 13...Switching element.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 電源ラインに直列に接続されたパワートランジ
スタと、前記パワートランジスタの出力レベルを
監視するとともに出力レベルを基準値に一致する
ように前記パワートランジスタを制御する制御用
半導体集積素子と、前記パワートランジスタのエ
ミツタとベース間をシヨートすることによりパワ
ーセーブモードに制御するパワーセーブスイツチ
と、パワーセーブモード時に生ずる漏れ電流路に
直列に接続されるとともに、前記パワートランジ
スタの出力によつてのみオンとなることにより漏
れ電流を遮断するスイツチング素子とを設けたこ
とを特徴とする安定化電源回路。
a power transistor connected in series to a power supply line; a control semiconductor integrated element that monitors the output level of the power transistor and controls the power transistor so that the output level matches a reference value; and an emitter of the power transistor. A power save switch is connected in series to the leakage current path that occurs in the power save mode, and is turned on only by the output of the power transistor to prevent leakage. A stabilized power supply circuit characterized by being provided with a switching element that interrupts current.
JP19342781U 1981-12-30 1981-12-30 Stabilized power supply circuit Granted JPS58105610U (en)

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JPS58105610U JPS58105610U (en) 1983-07-18
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