JPH01321614A - Electrode - Google Patents
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Abstract
Description
【発明の詳細な説明】
１肌立狡歪欠ヱ
本発明は、セラミックコンデンサ等における下部電極等
として特に好ましく用いられる耐熱性に優れた膜状の電
極に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a film-like electrode with excellent heat resistance that is particularly preferably used as a lower electrode in a ceramic capacitor or the like.
日の ０′景ｔらびに の口
小型で高性能のコンデンサとして、セラミックコンデン
サが脚光を浴びている。このセラミックコンデンサ１０
は、第２図に示すように、基板２と、この基板２上に積
層された下部型＠４と、この下部電極４上に積層された
誘電体薄膜６と、この誘電体薄膜６表面積層された上部
電極８とから成っている。Ceramic capacitors are attracting attention as small, high-performance capacitors. This ceramic capacitor 10
As shown in FIG. 2, there is a substrate 2, a lower mold @4 laminated on this substrate 2, a dielectric thin film 6 laminated on this lower electrode 4, and a surface lamination of this dielectric thin film 6. and an upper electrode 8.
このようなセラミックコンデンサ１０を製造するには、
基板２上に、まず膜状の下部電極４を蒸着等の手段で形
成する。その後、この下部型ｊｆ１４の表面に誘電体薄
膜６を形成し、これを下部電極４および基板２と共に約
１２００℃程度の温度で熱処理し、誘電体薄１］１６を
焼成する。その後、この誘電体薄膜６表面に上部電極８
を蒸着等の手段で形成すれば、セラミックコンデンサ１
０が完成する。なお、セラミックコンデンサ１０におい
て基板２を必要とするのは、セラミックコンデンサ１０
の全体としての剛性を高めるためである。To manufacture such a ceramic capacitor 10,
First, a film-like lower electrode 4 is formed on the substrate 2 by means such as vapor deposition. Thereafter, a dielectric thin film 6 is formed on the surface of the lower mold jf 14, and this is heat-treated together with the lower electrode 4 and the substrate 2 at a temperature of about 1200° C. to bake the dielectric thin film 1] 16. Thereafter, an upper electrode 8 is placed on the surface of this dielectric thin film 6.
If formed by means such as vapor deposition, the ceramic capacitor 1
0 is completed. Note that the ceramic capacitor 10 requires the substrate 2.
This is to increase the overall rigidity.
このようなセラミックコンデンサ１０にあっては、その
製造工程において約１２００℃にも及ぶ高温で熱処理す
る必要があり、この際に下部電極４が熱処理によって変
質しないことが要求される。Such a ceramic capacitor 10 requires heat treatment at a high temperature of about 1200° C. during its manufacturing process, and it is required that the lower electrode 4 does not change in quality due to the heat treatment.
そこで、下部電極４を構成する材料として、ｐｔ、Ｐｄ
、Ｗ、Ｎｉ、Ｔｉ、Ｃｒ等の高融点材料が用いられる。Therefore, as the material constituting the lower electrode 4, pt, Pd
, W, Ni, Ti, Cr, and other high melting point materials are used.
しかしながら、Ｐｄ、Ｗ、Ｎｉ、Ｔｉ、Ｃｒ等の高融点
材料から成る従来の下部電極４にあっては、誘電体薄膜
６を焼成するための熱処理時に、表面が酸化されて面抵
抗か増大する虞があった。However, in the conventional lower electrode 4 made of a high melting point material such as Pd, W, Ni, Ti, Cr, etc., the surface is oxidized during the heat treatment for firing the dielectric thin film 6, resulting in an increase in sheet resistance. There was a risk.
なおｐｔを下部電極４として用いた場合には、面抵抗の
変化はほとんどないが、基板２、下部電極４および誘電
体薄Ｍ６の熱膨張率の相違から、これらの剥離やクラッ
ク等が生じる虞があるという問題点があった。このよう
な剥離やクラック等は、ｐｔ以外の高融点材料を下部電
極４として用いた場合にも同様に生じる虞があった。Note that when PT is used as the lower electrode 4, there is almost no change in sheet resistance, but due to the difference in thermal expansion coefficients of the substrate 2, the lower electrode 4, and the dielectric thin layer M6, there is a risk that peeling or cracking may occur. There was a problem that there was. Such peeling, cracking, etc. may similarly occur even when a high melting point material other than PT is used as the lower electrode 4.
したがって、高温の熱処理によっても変質せず、剥離や
クラック等が発生せず、電極としての平坦性も保持でき
るような電極が出現すれば、その工業上の価値は極めて
大きい。Therefore, if an electrode were developed that does not change in quality even when subjected to high-temperature heat treatment, does not peel or crack, and maintains its flatness as an electrode, it would be of extremely great industrial value.
九肌ム１追
本発明は、このような従来技術が有する問題点を解消す
るなめになされ、高温の熱処理によっても、面抵抗が増
大せず、しかもクラック等が発生せず、平坦性が保持さ
れ、さらに基板等から剥離する虞の少ない電極を提供す
ることを目的とじている。The present invention has been made to solve the problems of the conventional technology, and even after high temperature heat treatment, the sheet resistance does not increase, cracks do not occur, and flatness is maintained. It is an object of the present invention to provide an electrode which has a low possibility of peeling off from a substrate or the like.
魚」しｌ要
このような目的を達成するために、本発明は、ケイ素基
板の表面に形成されたケイ素酸化物層上に、クロム層と
、ニッケル層と、白金層とが、この順序で積層されてい
ることを特徴としている。In order to achieve such an object, the present invention provides a method in which a chromium layer, a nickel layer, and a platinum layer are formed in this order on a silicon oxide layer formed on the surface of a silicon substrate. It is characterized by being laminated.
このような本発明に係る電極によれば、基板側からケイ
素酸化物層とクロム層とニッケル層と白金層とが、この
順で積層されるようになっているので、ケイ素酸化物層
がきわめて良好な密着性を示すと共に、白金層が良好な
耐酸化作用を果たす等の理由から、比較的高熱の熱処理
が施されたとしても、表面が酸化して面抵抗が増大する
ことがないと共に、クラック等が発生せず、かつ電極と
しての平坦性も保持され、しかもこの電極が基板から剥
離することもない。According to the electrode according to the present invention, the silicon oxide layer, the chromium layer, the nickel layer, and the platinum layer are laminated in this order from the substrate side, so that the silicon oxide layer is extremely thin. In addition to showing good adhesion, the platinum layer has good oxidation resistance, so even if heat treatment is performed at a relatively high temperature, the surface will not oxidize and the sheet resistance will not increase. No cracks or the like occur, the flatness of the electrode is maintained, and the electrode does not peel off from the substrate.
日の旦 ｎ′日
以下、本発明を図面に示す実施例を参照しつつ、詳細に
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following, the present invention will be described in detail with reference to embodiments shown in the drawings.
第１図は本発明の一実施例に係る下部電極を用いたセラ
ミックコンデンサの概略断面図である。FIG. 1 is a schematic cross-sectional view of a ceramic capacitor using a lower electrode according to an embodiment of the present invention.
第１図に示すように、本発明に係る電極１２は、たとえ
ばセラミックコンデンサ３０における下部電極として用
いられ、基板２表面に形成されるケイ素酸化物（ただし
、ケイ素酸化物のケイ素の価数は問わない。）から成る
ケイ素酸化物層（以下、ｒｓｉ ０層」と総称する）１
４上に、クロムから成るクロム層（以下、ｒＣｒ層」と
略す）１６と、ニッケルから成るニッケル層（以下、ｒ
Ｎｉ層」と略す）１８と、白金から成る白金層（以下、
ｒｐｔ層」と略す）２０とが、この順序で積層されるこ
とにより構成されている。As shown in FIG. 1, the electrode 12 according to the present invention is used, for example, as a lower electrode in a ceramic capacitor 30, and is made of silicon oxide formed on the surface of a substrate 2 (however, the valence of silicon in the silicon oxide does not matter). silicon oxide layer (hereinafter collectively referred to as "rsi 0 layer") 1
4, a chromium layer (hereinafter referred to as "rCr layer") 16 made of chromium and a nickel layer (hereinafter referred to as "rCr layer") made of nickel.
"Ni layer") 18, and a platinum layer (hereinafter referred to as "Ni layer") made of platinum.
(abbreviated as "rpt layer") 20 are laminated in this order.
基板２としては、少なくとも表面がケイ素で構成された
部材が用いられ、具体的には、シリコンウェー八等が用
いられる。シリコンウェー八としては、ノンドープ型、
Ｐ型もしくはＮ型等あらゆるタイプの市販品をそのまま
使うことが可能であり、表面エツチング等の表面処理を
行なう必要は必ずしもない。表面処理を行なうことなく
、平坦性が保持されているからである。なお、基板２の
表面の平坦性が要求されるのは、その上に形成されるセ
ラミックコンデンサ３０の平坦性を保持するためである
。基板２の厚さは、セラミツクコンデンサ３０全体に適
度な剛性を付与するに十分な厚さを有する必要があり、
５０〜５０００μｍであることが好ましい。As the substrate 2, a member whose at least the surface is made of silicon is used, and specifically, a silicon wafer or the like is used. Silicon wafers include non-doped type,
Any type of commercial product such as P type or N type can be used as is, and surface treatment such as surface etching is not necessarily required. This is because flatness is maintained without surface treatment. Note that the reason why the surface of the substrate 2 is required to be flat is to maintain the flatness of the ceramic capacitor 30 formed thereon. The thickness of the substrate 2 needs to be thick enough to impart appropriate rigidity to the entire ceramic capacitor 30,
It is preferable that it is 50-5000 micrometers.
なお、基板は、必ずしも平板形状に限定されず、円筒形
状もしくは円柱形状であっても良い、基板が円筒形状も
しくは円柱形状等である場合には、その上に形成される
電極および誘電体薄膜も、基板形状に沿った形状となる
。Note that the substrate is not necessarily limited to a flat plate shape, and may be cylindrical or cylindrical. If the substrate is cylindrical or cylindrical, the electrodes and dielectric thin film formed thereon may also be , the shape follows the shape of the substrate.
下部電極１２におけるＳｉ０層１４の厚さは、１００〜
５０００人、好ましくは５００〜１０００人である。ま
た、Ｃｒ層１６の厚さは、５０〜２００人、好ましくは
８０〜１５０人である。８１層１８の厚さは、２００〜
２０００人、好ましくは３００〜１０００人である。ｐ
ｔ層２０の厚さは、１０００〜１００００人、好ましく
は２０００〜６０００人である。各層１４゜１６．１８
．２０の厚さをこのような範囲にすることによって、電
′！ｆ１１２の平坦性が保持され、クラックや剥離等を
防止することができる。The thickness of the Si0 layer 14 in the lower electrode 12 is 100~
5000 people, preferably 500-1000 people. Further, the thickness of the Cr layer 16 is 50 to 200, preferably 80 to 150. The thickness of the 81st layer 18 is 200~
2000 people, preferably 300-1000 people. p
The thickness of the t-layer 20 is 1000 to 10000, preferably 2000 to 6000. Each layer 14°16.18
．． By setting the thickness of 20 within this range, electric '! The flatness of f112 is maintained, and cracks, peeling, etc. can be prevented.
本発明に係る電極１２を基板２上に形成するには、たと
えば次のようにして行なう。The electrode 12 according to the present invention can be formed on the substrate 2, for example, as follows.
まず、基板２を必要に応じて洗浄し、表面に付着してい
るゴミ等を取り除く、その後、酸素又は酸素含有ガス（
例えば空気）雰囲気下で基板２を１０００〜１２００℃
の温度で３０〜１２０分間熱処理し、基板２の表面にケ
イ素酸化物（価数は問わないが、主としてＳｉＯ２から
成っている）から成るＳｉ０層１４を形成する。このＳ
ｉ０層１４は、スパッタ法、蒸着法等の手段でも形成す
ることは可能である０次に、このＳｉ０層１４の表面に
、スパッタ法、蒸着法、メツキ法などの成膜手段により
、所定厚さの０１層１６を形成する。First, the substrate 2 is cleaned as necessary to remove dust etc. adhering to the surface, and then oxygen or oxygen-containing gas (
For example, the substrate 2 is heated to 1000 to 1200°C in an air) atmosphere.
A heat treatment is performed at a temperature of 30 to 120 minutes to form a Si0 layer 14 made of silicon oxide (consisting mainly of SiO2, regardless of the valence) on the surface of the substrate 2. This S
The i0 layer 14 can also be formed by means such as sputtering or vapor deposition.Next, the surface of this Si0 layer 14 is coated with a predetermined thickness by a film forming method such as sputtering, vapor deposition, or plating. A second layer 16 is formed.
このＣｒ層は、具体的にはターゲットとしてＣ「を用い
、系内の酸素を追出した後、系内をアルゴンなどの不活
性雰囲気として、スパッタ法により成膜することが好ま
しい、また原料としてＣ「を用い、不活性雰囲気下で蒸
着法によって成膜してもよい。以下、同様にして、Ｎｉ
層１８およびＰｔ層２０を形成する。なお、成膜手段と
して、スパッタ法や蒸着法を採用する場合には、０１層
１６とＮｉ層１８とｐｔ層２０とは連続して形成される
ことが望ましい、これらの層１６．１８の酸化を防止す
るなめである。Specifically, this Cr layer is preferably formed by a sputtering method using carbon as a target and after expelling oxygen from the system and then setting the system to an inert atmosphere such as argon. A film may be formed by a vapor deposition method in an inert atmosphere using NiC.
Form layer 18 and Pt layer 20. Note that when sputtering or vapor deposition is used as a film forming method, it is desirable that the 01 layer 16, the Ni layer 18, and the PT layer 20 be formed in succession. This is a lick to prevent this.
第１図に示す実施例では、このような方法で形成された
電Ｉ＃１１２の表面に誘導体薄膜６を形成し、この誘電
体薄膜６表面に上部電極８を形成することにより、セラ
ミックコンデンサ３０が構成される。In the embodiment shown in FIG. 1, a dielectric thin film 6 is formed on the surface of the electric conductor I#112 formed by such a method, and an upper electrode 8 is formed on the surface of this dielectric thin film 6, thereby forming a ceramic capacitor 30. is configured.
誘電体薄膜６としては、チタン酸バリウム、酸化アルミ
ニウム、酸化タンタル、チタン酸鉛、酸化ジルコニウム
・チタン酸鉛（ＰＺＴ） 、チタン酸ストロンチウム等
の従来公知の誘電体薄膜が用いられ得る。このような誘
電体薄１１１６を下部電極１２表面に形成するための手
段としては、ゾル−ゲル法、スパッタ法、蒸着法等が用
いられる。誘電体薄膜の厚さは、その材質によっても異
なるが、１０００人〜５０μｍであることが好ましい。As the dielectric thin film 6, conventionally known dielectric thin films such as barium titanate, aluminum oxide, tantalum oxide, lead titanate, zirconium oxide/lead titanate (PZT), and strontium titanate can be used. As a means for forming such a dielectric thin layer 1116 on the surface of the lower electrode 12, a sol-gel method, a sputtering method, a vapor deposition method, etc. are used. Although the thickness of the dielectric thin film varies depending on its material, it is preferably 1000 to 50 μm.
上部電極８としては、Ａｇ 、Ｃｕ 、Ａｕ 、Ａ、ｌ
ｌ、ｐｔ等の従来公知の電極が用いられ得る。この上部
電極８を誘電体薄膜６表面に形成するための手段として
は、スパッタ法、蒸着法、メツキ法等が用いられる。上
部電極８の厚さは、１０００人〜１．０μｍであること
が好ましい。As the upper electrode 8, Ag, Cu, Au, A, l
Conventionally known electrodes such as l, pt, etc. can be used. As a means for forming this upper electrode 8 on the surface of the dielectric thin film 6, a sputtering method, a vapor deposition method, a plating method, etc. are used. The thickness of the upper electrode 8 is preferably 1000 to 1.0 μm.
このようなセラミックコンデンサ３０を製造するために
は、下部電極１２表面に誘電体薄膜６が形成された段階
で、この誘電体薄膜６が下部を極１２および基板２と共
に熱処理される。熱処理は、０．５〜ｂ
１３００°Ｃまで昇温した後、この温度に３０〜３００
分間保持し、その後５０〜ｂ
冷却速度で冷却することにより行なう。この熱処理は酸
素または酸素含有ガス（たとえば空気中）雰囲気下で行
なうことが好ましい。In order to manufacture such a ceramic capacitor 30, after the dielectric thin film 6 is formed on the surface of the lower electrode 12, the lower portion of the dielectric thin film 6 is heat-treated together with the electrode 12 and the substrate 2. Heat treatment is performed by increasing the temperature to 0.5~1300°C and then increasing the temperature to 30~300°C.
This is carried out by holding for a minute and then cooling at a cooling rate of 50 to b. This heat treatment is preferably carried out under an atmosphere of oxygen or an oxygen-containing gas (for example, in air).
このような熱処理によっても、本発明に係る電極１２は
、熱処理前に比べて面抵抗の変化が少なく、平坦性も保
持され、！１離やクラック等がほとんど発生しないこと
が確認された。Even with such heat treatment, the electrode 12 according to the present invention shows less change in sheet resistance and maintains flatness compared to before the heat treatment! It was confirmed that there were almost no occurrences of separation or cracks.
なお、本発明に係る電極は、セラミックコンデンサ３０
における下部＠極１２としてだけでなく、抵抗体チップ
やその他の電子部品等における電極として用いることも
可能である。Note that the electrode according to the present invention is a ceramic capacitor 30.
It is also possible to use it not only as the lower @ electrode 12 in , but also as an electrode in a resistor chip or other electronic components.
また、本発明によれば、Ｓｉ０層１４と０１層１６との
間にクロム酸化物（価数は問わない）から成るクロム酸
化物層もしくはその他の酸化膜層を所定厚さで形成する
ようにしても良い。Further, according to the present invention, a chromium oxide layer made of chromium oxide (regardless of valence) or other oxide film layer is formed with a predetermined thickness between the Si0 layer 14 and the 01 layer 16. It's okay.
九呵ム豆１
以上説明してきたように、本発明によれば、電極を多層
構造とし、基板側からＳｉ０層とＣｒ層とＮｉ層とｐｔ
層とを、この順で積層させるようにしなので、Ｓｉ０層
がきわめて良好な密着性を基板に対して示すと共に、ｐ
ｔ層が良好な耐酸化作用を果たす等の理由から、比較的
高熱の熱処理が施されたとしても、表面が酸化して面抵
抗が増大することがないと共に、クラック等が発生せず
、かつ電極としての平坦性も保持され、しかもこの電極
が基板から剥離することもないという優れた効果を奏す
る。As explained above, according to the present invention, the electrode has a multilayer structure, and the Si0 layer, the Cr layer, the Ni layer, and the PT layer are formed from the substrate side.
Since the Si0 layer is laminated in this order, the Si0 layer exhibits extremely good adhesion to the substrate, and the p
Because the T-layer has good oxidation resistance, even if heat treatment is performed at a relatively high temperature, the surface will not oxidize and the sheet resistance will not increase, and cracks will not occur. The flatness of the electrode is maintained, and the electrode does not peel off from the substrate, which is an excellent effect.
以下、本発明をさらに具体的な実施例に基づき説明する
が、本発明はこれら実施例に限定されるものではない。Hereinafter, the present invention will be explained based on more specific examples, but the present invention is not limited to these examples.
裏膿］
市販のシリコンウェーハ（Ｐ型、比抵抗１０Ω■）を基
板として用い、この表面を酸化させて、Ｓｉ０層を形成
した。酸化は、赤外線イメージ炉にて酸素を０．２．Ｉ
！／分導入しつつ、１０００°Ｃで３時間基板を熱処理
することにより行なった。A commercially available silicon wafer (P type, specific resistance: 10Ω) was used as a substrate, and its surface was oxidized to form a Si0 layer. Oxidation was performed using an infrared image furnace with 0.2% oxygen. I
! This was carried out by heat treating the substrate at 1000° C. for 3 hours while introducing heat at 1000° C./min.
次に、これをトリクレン中にて超音波洗浄した。Next, this was subjected to ultrasonic cleaning in trichlene.
この基板上に、通常の高周波マグネトロンスパッタ法に
て、Ｃｒ 、Ｎｉ 、Ｐｔの順に膜を形成した。条件を
以下に示す。On this substrate, films of Cr, Ni, and Pt were formed in this order by ordinary high-frequency magnetron sputtering. The conditions are shown below.
■クロム膜（Ｃｒ層）
チャンバー内を１ 、 、ＯＸ １０−５ｔｏｒｒ以下
の圧力に真空排気した後、アルゴンを１．ＯＸｌ、Ｏ”
３ｔｏｒｒ導入し、次に、メインバルブをしぼって、系
内を５．０ｘ １０−３ｔｏｒｒとした。ターゲットと
して９９．９％のクロム（Ｃｒ）を用い、高周波出力１
００Ｗでプレスパツタを１０分間行なった後、シャッタ
ーを２０秒間開けて５ｉＯ９上にクロム膜を形成した。■Chromium film (Cr layer) After evacuating the inside of the chamber to a pressure of 1.5 torr or less, argon was evacuated to a pressure of 1. OXl, O"
3 torr was introduced, and then the main valve was closed to set the inside of the system to 5.0x 10-3 torr. Using 99.9% chromium (Cr) as a target, high frequency output 1
After press sputtering was performed for 10 minutes at 00W, the shutter was opened for 20 seconds to form a chromium film on the 5iO9.
膜厚は約８０人であった。The film thickness was approximately 80 people.
■ニラゲル膜（Ｎｉ層）
次に、ターゲットには９９，９％Ｎ＋を使用し、圧力１
、 ＯＸ １０’ｔｏｒｒ、出力３００Ｗでプレスパ
ツタを１０分間行なった後、シャッターを２分２０秒開
けて、Ｎｉ１ｌ！を約３００人形成しな。■Nilagel film (Ni layer) Next, use 99.9% N+ for the target, and use a pressure of 1
After press sputtering for 10 minutes at OX 10'torr and 300W output, the shutter was opened for 2 minutes and 20 seconds and Ni1l! About 300 people were formed.
■白金Ｂ（ｐｔ層）
次に、ターゲットには９９．９％の白金を使用し、圧力
５ ｘ １０ ’ｔｏｒｒ、出力２００Ｗでプレスパツ
タを１０分間行なった後、シャッターを６分間開けて、
白金膜を約６０００人形成した。■Platinum B (PT layer) Next, using 99.9% platinum as the target, press sputtering was performed for 10 minutes at a pressure of 5 x 10'torr and an output of 200W, and then the shutter was opened for 6 minutes.
Approximately 6,000 people formed platinum films.
特に、形成したｃｒ層およびＮｉ層の酸化を防ぐために
、■、■、■工程は連続工程とした。この工程を経て、
シリコンウェーハ基板上にＳｉ０層、ｃｒ層（８０人）
、Ｎｉ層（３００人）、Ｐｔ層（６０００Ａ）がこの順
序で形成された。Particularly, in order to prevent oxidation of the formed Cr layer and Ni layer, steps (1), (2), and (2) were made continuous. After this process,
Si0 layer and Cr layer on silicon wafer substrate (80 people)
, Ni layer (300 A), and Pt layer (6000 A) were formed in this order.
［熱処理］
上記の電極をつけたシリコンウェーハを酸素雰囲気で熱
処理しな、熱処理は赤外線イメージ炉まなはボックスｆ
にて行ない、赤外線イメージ炉では５℃／ ｓｅｃで１
０００℃まで昇温した後、３０分間その温度を保持し、
その後５℃／ ｓｅｃで降温した。この間、酸素のみ０
０２ｊ／分供給した。[Heat treatment] Heat treatment the silicon wafer with the above electrodes attached in an oxygen atmosphere.
1 at 5°C/sec in an infrared image furnace.
After raising the temperature to 000℃, maintain that temperature for 30 minutes,
Thereafter, the temperature was lowered at a rate of 5°C/sec. During this time, only oxygen is 0
02j/min was supplied.
この操作を５回繰り返した。ボックス炉では、７０℃／
時間テｔ ｏ ｏ ｏ’ｃ、ｔテ昇温した後、５時間こ
の温度を保持し、７０℃／時間で常温に戻した。この間
酸素のみ０．２Ｊ！／分供給した。This operation was repeated 5 times. In a box furnace, 70℃/
After raising the temperature for 5 hours, this temperature was maintained for 5 hours, and the temperature was returned to room temperature at a rate of 70° C./hour. Only 0.2J of oxygen during this time! /minute was supplied.
熱処理前の表面抵抗は０．３Ω／口であったものが、熱
処理（イメード炉、ボックス炉）後、ともに０．２３Ω
／口となり、抵抗値の増加がなかった。また、膜中にク
ラックが生じたり、変色が生じることもなかった１表面
平滑性にも１憂れていた。The surface resistance before heat treatment was 0.3Ω/mouth, but after heat treatment (image furnace, box furnace) it was 0.23Ω for both.
/ mouth, and there was no increase in resistance value. Furthermore, the surface smoothness was also disappointing as no cracks or discoloration occurred in the film.
第１図は本発明の一実施例に係る下部電極を用いたセラ
ミックコンデンサの概略断面図、第２図は従来例に係る
電極を用いたセラミックコンデンサの概略図である。
２・・・基板 ４，８．１２・・・電極１４−
３ｉＯ層 １６−Ｃｒ 層１８・・・Ｎｉ層
２０・・・ｐｔ層代理人 弁理士 鈴 木
俊一部FIG. 1 is a schematic sectional view of a ceramic capacitor using a lower electrode according to an embodiment of the present invention, and FIG. 2 is a schematic view of a ceramic capacitor using a conventional electrode. 2... Substrate 4,8.12... Electrode 14-
3iO layer 16-Cr layer 18...Ni layer 20...pt layer Agent Patent attorney Suzuki
Shunbetsu
Claims (1)
クロム層と、ニッケル層と、白金層とが、この順序で積
層されていることを特徴とする電極。On the silicon oxide layer formed on the surface of the silicon substrate,
An electrode characterized in that a chromium layer, a nickel layer, and a platinum layer are laminated in this order.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15540288A JPH01321614A (en) | 1988-06-23 | 1988-06-23 | Electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15540288A JPH01321614A (en) | 1988-06-23 | 1988-06-23 | Electrode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01321614A true JPH01321614A (en) | 1989-12-27 |
Family
ID=15605187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15540288A Pending JPH01321614A (en) | 1988-06-23 | 1988-06-23 | Electrode |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01321614A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382817A (en) * | 1992-02-20 | 1995-01-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a ferroelectric capacitor with a planarized lower electrode |
-
1988
- 1988-06-23 JP JP15540288A patent/JPH01321614A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382817A (en) * | 1992-02-20 | 1995-01-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a ferroelectric capacitor with a planarized lower electrode |
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