JPH01312853A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPH01312853A
JPH01312853A JP14150888A JP14150888A JPH01312853A JP H01312853 A JPH01312853 A JP H01312853A JP 14150888 A JP14150888 A JP 14150888A JP 14150888 A JP14150888 A JP 14150888A JP H01312853 A JPH01312853 A JP H01312853A
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JP
Japan
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film
silicon oxide
contact hole
oxide film
tungsten
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Application number
JP14150888A
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Japanese (ja)
Inventor
Toshio Taniguchi
谷口 敏雄
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH01312853A publication Critical patent/JPH01312853A/en
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon

Abstract

PURPOSE:To reduce coverage of a wiring metal to improve the productivity of semiconductor device by depositing a tungsten or a tungsten silicide in a contact hole similar in thickness to a undoped silicon oxide film by a selective vapor growth method. CONSTITUTION:An undoped silicon oxide film 12 to protect an interconnection metal and a gate electrode from short circuit is deposited on a substrate 11. Then, a PSG film (or BPSG film) 13 is deposited on the silicon film 12 and a contact hole 14 is made. Following to a preprocessing with a liquid of diluted fluoric acid (HF) system, a tungsten film (or tungsten silicide film) 15 is deposited on the contact hole 14 at a similar thickness to the silicon oxide film 12 by a selective CVD(chemical vapor deposition) method. Then, an interconnection metal such as an aluminum alloy is deposited. Thus, even with the application of selective CVD growth facility, the coverage by the interconnection metal in highly integrated, fine contact hole can be reduced and the productivity can be improved.

Description

【発明の詳細な説明】 〔発明の概要〕 選択気相成長(CVD)法によりタングステンまたはタ
ングステンシリサイドをコンタクトホール(またはピア
ホール)に埋め込む半導体装置の製造方法に関し、 従来の選択CVO装置でも、高集積化された微細なコン
タクトホールにおける金属配線のカバレッジを改善でき
、生産性を向上できる半導体装置の製造方法を提供する
ことを目的とし、 基板上にノンドープ酸化シリコン膜を堆積する工程と、
前記ノンドープ酸化シリコン膜上にりん(P)、あるい
はりん(P)とほう素(B)をドープした酸化シリコン
膜を堆積する工程と前記ノンドープ及びドープした酸化
シリコン膜にコンタクトホールを形成する工程と、前記
コンタクトホールにフッ酸による前処理を行う工程と、
該前処理後にコンタクトホールに選択気相成長法により
タングステンまたはタングステンシリサイド膜を、前記
ノンドープ酸化シリコン膜の膜厚と同じかそれより浅く
埋め込む工程とを具備することを特徴とする半導体装置
の製造方法を含み構成する9〔産業上の利用分野] 本発明は、選択気相成長5CVD:  Selecti
veChemical Vapor Depositi
on)法によりタングステン(−)またはタングステン
シリサイド(WSix )をコンタクトホール(または
ピアホール:Via hole)に埋め込む半導体装置
の製造方法に関する。
[Detailed Description of the Invention] [Summary of the Invention] This invention relates to a method for manufacturing a semiconductor device in which tungsten or tungsten silicide is embedded in a contact hole (or a peer hole) by a selective vapor deposition (CVD) method. The purpose of the present invention is to provide a method for manufacturing a semiconductor device that can improve the coverage of metal wiring in a microscopic contact hole and improve productivity.
a step of depositing a silicon oxide film doped with phosphorus (P) or phosphorus (P) and boron (B) on the non-doped silicon oxide film; and a step of forming a contact hole in the non-doped and doped silicon oxide film. , a step of pre-treating the contact hole with hydrofluoric acid;
A method for manufacturing a semiconductor device, comprising the step of embedding a tungsten or tungsten silicide film into the contact hole by selective vapor deposition to a thickness equal to or shallower than the non-doped silicon oxide film after the pretreatment. 9 [Industrial Application Field] The present invention relates to selective vapor deposition 5CVD: Selecti
veChemical Vapor Deposit
The present invention relates to a method of manufacturing a semiconductor device in which tungsten (-) or tungsten silicide (WSix) is embedded in a contact hole (or via hole) using the on method.

(従来の技術〕 近年、半導体装置の高集積化の要求に伴い、コンタクト
ホール(またはピアホール)の微細化が要求されている
。ところが、従来のアルミ−シリコン(AI−5t)合
金による配線では、コンタクトホールへの過剰シリコン
のエピタキシャル成長(以下同相エピタキシャルSiと
いう)によるコンタクト抵抗の増大、及びアスペクト比
が高まることによる配線のカバレッジ率の低下を招いて
いる。前者のコンタクト抵抗増大の対策としては、バリ
アメタルによる同相エピタキシャルSiの防止が提案さ
れているが、後者のカバレッジ率の低下に対しては十分
ではない。そこで、両者を満足するための方法として、
近年、選択CVD法によるタングステン(W)またはタ
ングステンシリサイド(WSix )のコンタクトホー
ルへの埋め込み技術が注目されている。
(Prior Art) In recent years, with the demand for higher integration of semiconductor devices, there has been a demand for miniaturization of contact holes (or peer holes).However, with conventional wiring made of aluminum-silicon (AI-5t) alloy, Excessive silicon epitaxial growth (hereinafter referred to as in-phase epitaxial Si) in the contact hole increases contact resistance, and increases in aspect ratio lead to a decrease in wiring coverage.As a countermeasure for the former increase in contact resistance, barrier Prevention of in-phase epitaxial Si using metal has been proposed, but this is not sufficient to prevent the latter reduction in coverage rate.Therefore, as a method to satisfy both conditions,
In recent years, a technique for filling contact holes with tungsten (W) or tungsten silicide (WSix) using selective CVD has attracted attention.

この選択CVD法においては、コンタクトホールを完全
に埋め込むことを目標としているが、製造装置が未完成
なため膜成長に時間がかかり、生産性を向上できなかっ
たり、選択性がくずれ易くなったり、また、成長膜が基
板から剥離したりするなどの問題があり、コンタクトホ
ールを完全に埋め込む量産技術は、まだ不十分である。
In this selective CVD method, the goal is to completely fill the contact hole, but because the manufacturing equipment is not yet complete, it takes time to grow the film, making it impossible to improve productivity and making it easy for the selectivity to deteriorate. Additionally, there are problems such as the grown film peeling off from the substrate, and mass production technology for completely filling contact holes is still insufficient.

そこで、コンタクトホールの半分程度埋め込む方法が考
えられている。
Therefore, a method of filling about half of the contact hole has been considered.

第4図は従来のコンタクトホール部分の断面図である。FIG. 4 is a sectional view of a conventional contact hole portion.

同図において、基板1に、CVD法によるノンドープ酸
化シリコン膜2を0.1〜0.2μm程度の膜厚に堆積
し、この酸化シリコン膜2上にリン、シリケートガラス
(PSG)膜(またはBPSG膜)3を0.6〜0.8
μm程度の膜厚に堆積する。そして、コンタクトホール
4を開口後、希フッ酸(IIF)系の液で前処理を行う
。このとき、酸化シリコン膜2とPSG膜3とのHPに
対するエツチングレートの違いから、下地の酸化シリコ
ン膜2に対してPSG膜3が後退し、コンタクトホール
4に段差が生じる。次に、選択CVD法により、タング
ステン膜5を成長させる。実際の半導体装置の製造プロ
セスでは、タングステン膜5をこの段差を越えて成長さ
せたときに、酸化シリコン膜2の膜厚以上は等方的な成
長となる。この状態でアルミニュウム合金などの配線金
属6をスパッタリングにより形成し、また配線金属6の
上に保護膜7を形成する。従って、このような製造方法
では、配線金属6はタングステン膜5の堆積された形状
を反映し、スパッタリングのシャドウィング(Shad
owing)効果により、カバレンジが悪くなる。
In the figure, a non-doped silicon oxide film 2 is deposited on a substrate 1 to a thickness of about 0.1 to 0.2 μm by CVD, and a phosphorus, silicate glass (PSG) film (or BPSG) is deposited on this silicon oxide film 2. Membrane) 3 from 0.6 to 0.8
It is deposited to a film thickness of about μm. After opening the contact hole 4, pretreatment is performed using a dilute hydrofluoric acid (IIF) solution. At this time, due to the difference in etching rate with respect to HP between the silicon oxide film 2 and the PSG film 3, the PSG film 3 recedes with respect to the underlying silicon oxide film 2, and a step is created in the contact hole 4. Next, a tungsten film 5 is grown by selective CVD. In an actual semiconductor device manufacturing process, when the tungsten film 5 is grown over this step, the growth is isotropic to a thickness equal to or greater than that of the silicon oxide film 2. In this state, a wiring metal 6 such as an aluminum alloy is formed by sputtering, and a protective film 7 is formed on the wiring metal 6. Therefore, in such a manufacturing method, the wiring metal 6 reflects the deposited shape of the tungsten film 5 and is free from sputtering shadowing.
(owing) effect, which deteriorates the coverage range.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

従って、選択CVD成長装置の不安定さから、コンタク
トホールの完全埋め込みは量産技術として確立されてお
らず、また従来のような半分程度の埋め込みではかえっ
て配線金属の形成状態が悪くなるといった問題を生じて
いた。
Therefore, due to the instability of selective CVD growth equipment, complete burying of contact holes has not been established as a mass production technology, and half-filling, as in the past, causes problems such as poor wiring metal formation. was.

そこで本発明は、従来の選択CVD成長装置でも、高集
積化された微細なコンタクトホールにおける金属配線の
カバレッジを緩和でき、生産性を向上できる半導体装置
の製造方法を提供することを目的とする。
SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device, which can reduce the coverage of metal wiring in fine contact holes with high integration, even with a conventional selective CVD growth apparatus, and improve productivity.

〔課題を解決する手段〕[Means to solve problems]

上記課題は、基板上にノンドープ酸化シリコン膜を堆積
する工程と、前記ノンドープ酸化シリコン膜上にりん(
P)、あるいはりん(P)とほう素(B)をドープした
酸化シリコン膜を堆積する工程と前記ノンドープ及びド
ープした酸化シリコン膜にコンタクトホールを形成する
工程と、前記コンタクトホールにフッ酸による前処理を
行う工程と、該前処理後にコンタクトホールに選択気相
成長法によりタングステンまたはタングステンシリサイ
ド膜を、前記ノンドープ酸化シリコン膜の膜厚と同じか
それより浅く埋め込む工程とを具備することを特徴とす
る半導体装置の製造方法により解決される。
The above problem involves the process of depositing a non-doped silicon oxide film on a substrate, and the step of depositing phosphorus on the non-doped silicon oxide film.
P) or a step of depositing a silicon oxide film doped with phosphorus (P) and boron (B), a step of forming a contact hole in the non-doped and doped silicon oxide film, and a step of pre-processing the contact hole with hydrofluoric acid. and a step of embedding a tungsten or tungsten silicide film into the contact hole by selective vapor deposition to a thickness equal to or shallower than the non-doped silicon oxide film after the pre-treatment. The problem is solved by a method of manufacturing a semiconductor device.

本発明の製造方法の原理説明図である。第1図(a)と
(b)を参照すると、まず、同図(a)に示す如く、基
板11に、配線金属とゲート電極との短絡を防ぐための
ノンドープ酸化シリコン膜12を堆積し、このシリコン
膜12上にPSG膜(またはBPSG膜)13を堆積し
、コンタクトホール14を開口する。そして、希フッ酸
(IP)系の液で前処理を行った後、選択CVD法によ
りタングステン膜(またはタングステンシリサイド膜)
15を酸化シリコン膜12の膜厚程度にコンタクトホー
ル14へ埋め込む。次に、同図(b)に示す如く、アル
ミニュウム合金などの配線金属16を堆積する。
FIG. 2 is a diagram illustrating the principle of the manufacturing method of the present invention. Referring to FIGS. 1(a) and 1(b), first, as shown in FIG. 1(a), a non-doped silicon oxide film 12 is deposited on a substrate 11 to prevent a short circuit between the wiring metal and the gate electrode. A PSG film (or BPSG film) 13 is deposited on this silicon film 12, and a contact hole 14 is opened. After pretreatment with a dilute hydrofluoric acid (IP) solution, a tungsten film (or tungsten silicide film) is formed by selective CVD.
15 is buried in the contact hole 14 to a thickness approximately equal to that of the silicon oxide film 12. Next, as shown in FIG. 3B, a wiring metal 16 such as aluminum alloy is deposited.

〔作用〕[Effect]

本発明では、選択CVD法によりタングステン膜15を
埋め込むことで、同相エピタキシャルSiを防 。
In the present invention, in-phase epitaxial Si is prevented by embedding the tungsten film 15 using the selective CVD method.

ぐことかできるとともに、タングステン膜15をコンタ
クトホール14に、酸化シリコン膜12の膜厚程度に埋
め込むことにより、中途半端に埋め込む場合よりも配線
金属16のカバレッジに与える影響が好ましくなり、ス
パッタリングのシャドウィング効果によりカバレッジが
悪くなることを防止できる。
In addition, by embedding the tungsten film 15 in the contact hole 14 to a thickness similar to that of the silicon oxide film 12, the effect on the coverage of the interconnect metal 16 is better than when embedding it halfway, and the shadow of sputtering is reduced. It is possible to prevent coverage from worsening due to the coverage effect.

〔実施例〕〔Example〕

以下、本発明を図示の一実施例により具体的に説明する
Hereinafter, the present invention will be specifically explained with reference to an illustrated embodiment.

第2図(a)〜(f)は本発明実施例の半導体装置の製
造工程断面図である。なお、第1図に対応する部分は同
一の符号を記す。
FIGS. 2(a) to 2(f) are sectional views showing the manufacturing process of a semiconductor device according to an embodiment of the present invention. Note that parts corresponding to those in FIG. 1 are denoted by the same reference numerals.

まず、同図(a)に示す如く、基板11にCVD法によ
りノンドープ酸化シリコン膜12を0.1〜0.2μ−
程度の膜厚に堆積する。ここで、ノンドープ酸化シリコ
ン膜12を堆積するのは、PSG単層ではフン酸に対す
るエツチングレートが速いため、後のメタル堆積の前処
理などで後退し、そのメタルとゲート電極間で短絡の可
能性があるためである。
First, as shown in FIG. 2(a), a non-doped silicon oxide film 12 of 0.1 to 0.2 μm is deposited on a substrate 11 by CVD.
Deposits to a film thickness of about Here, the reason why the non-doped silicon oxide film 12 is deposited is that the etching rate of a single PSG layer with respect to hydronic acid is fast, so it may be regressed during pre-treatment for later metal deposition, and there is a possibility of a short circuit between the metal and the gate electrode. This is because there is.

次に、同図(b)に示す如く、酸化シリコン膜12上に
、CVD法によりPSG膜13を0.6〜0.8μm程
度の膜厚に堆積する。
Next, as shown in FIG. 3B, a PSG film 13 is deposited on the silicon oxide film 12 to a thickness of about 0.6 to 0.8 μm by CVD.

次に、同図(C)に示す如く、コンタクトホール14を
、反応性イオンエツチング(RIE)により開口する。
Next, as shown in FIG. 2C, a contact hole 14 is opened by reactive ion etching (RIE).

次に、同図(d)に示す如く、後の工程による選択CV
D法によるタングステン膜成長前に、希フン酸(IIF
)系の液で前処理を行ない、コンタクトホール部の基板
表面をきれいにし良好なコンタクトがとられるようにす
る。これにより、ノンドープ酸化シリコン膜12とPS
G膜13とのHFに対するエツチングレートの違いによ
り、PSG膜13が後退しコンタクトホール14に段差
が生じる。
Next, as shown in the same figure (d), the selection CV in the later process
Before growing the tungsten film using the D method, dilute hydrofluoric acid (IIF
) Pretreatment is performed with a system solution to clean the substrate surface in the contact hole area and ensure good contact. As a result, the non-doped silicon oxide film 12 and the PS
Due to the difference in etching rate for HF between the G film 13 and the PSG film 13, the PSG film 13 recedes and a step is created in the contact hole 14.

次に、同図(e)に示す如く、コンタクトホール14内
の基板llに選択CVD法によりタングステン膜15を
、酸化シリコン膜12の膜厚と同程度に成長させる。
Next, as shown in FIG. 2E, a tungsten film 15 is grown on the substrate 11 in the contact hole 14 by selective CVD to a thickness comparable to that of the silicon oxide film 12.

次に、同図(f)に示す如く、配線金属16を、例えば
スパッタリング法により堆積する。
Next, as shown in FIG. 3(f), a wiring metal 16 is deposited by, for example, sputtering.

この様なコンタクト部の形成方法によれば、選択CVD
法によりコンタクトホール14に、酸化シリコン膜12
の膜厚程度に埋め込むことにより、同相エピタキシャル
Siを防ぐことができるとともに、中途半端に埋め込む
場合よりも配線金属16のカバレッジを緩和でき、スパ
ッタリングのシャドウィング効果によるカバレッジが悪
くなることを防止できる。また、コンタクトホールを全
部埋め込まないため、短時間で量産が容易になり、生産
性も向上できる。
According to the method of forming such a contact part, selective CVD
A silicon oxide film 12 is formed in the contact hole 14 by a method.
By burying the wiring metal 16 to a film thickness of about 100 ml, it is possible to prevent in-phase epitaxial Si, and the coverage of the wiring metal 16 can be relaxed compared to when burying the wiring metal 16 halfway, and it is possible to prevent poor coverage due to the shadowing effect of sputtering. In addition, since the contact holes are not completely filled, mass production becomes easy in a short time and productivity can be improved.

第3図(a)〜(C)は本発明の他の実施例の半導体装
置の断面図である。なお、第1図に対応する部分は同一
の符号を記す。
FIGS. 3(a) to 3(C) are cross-sectional views of a semiconductor device according to another embodiment of the present invention. Note that parts corresponding to those in FIG. 1 are denoted by the same reference numerals.

この実施例は、基板11上に形成するノンドープ酸化シ
リコン膜12とPSG膜13の膜厚比を変化させた場合
の、コンタクトホール14の大きさが1.0μm角で、
HF処理によるPSG膜の後退が0.2μmのときの埋
め込み後のアスペクト比を比較したものである。
In this example, the size of the contact hole 14 is 1.0 μm square when the thickness ratio of the non-doped silicon oxide film 12 and the PSG film 13 formed on the substrate 11 is changed.
This is a comparison of the aspect ratios after embedding when the PSG film retreats by HF treatment by 0.2 μm.

同図(a)は、初期堆積時には、ノンドープ酸化シリコ
ン(SiOz)膜12の膜厚を0.2μm、 PSG膜
13の膜厚を0.8μmとし、出来上がり膜厚はノンド
ープSiO2膜12の膜厚がQ、2μm、 PSG膜1
3の膜厚が0.6μsとなり、タングステン膜15の膜
厚は0.2μmで、埋め込み後のアスペクト比は0.4
29となり、従来と同様にカバレッジが十分でない。
The figure (a) shows that at the time of initial deposition, the thickness of the non-doped silicon oxide (SiOz) film 12 is 0.2 μm, the thickness of the PSG film 13 is 0.8 μm, and the finished film thickness is the same as the thickness of the non-doped SiO2 film 12. is Q, 2 μm, PSG film 1
The film thickness of the tungsten film 15 is 0.2 μm, and the aspect ratio after embedding is 0.4.
29, and the coverage is not sufficient as in the past.

同図(b)は、初期堆積時には、ノンドープSiO□膜
12の膜厚を0.3μm、 PSG膜13の膜厚を0.
7μmとし、出来上がり膜厚はノンドープSiO□膜1
2のnり厚が0.3μm、 PSG膜13の膜厚が0.
5μmとなり、タングステン膜15の膜厚は0゜3μm
で、埋め込み後のアスペクト比は0.357となり、カ
バレッジが緩和された。
In the figure (b), during the initial deposition, the thickness of the non-doped SiO□ film 12 is 0.3 μm, and the thickness of the PSG film 13 is 0.3 μm.
7μm, and the finished film thickness is non-doped SiO□ film 1.
The thickness of the PSG film 13 is 0.3 μm.
5 μm, and the thickness of the tungsten film 15 is 0°3 μm.
The aspect ratio after embedding was 0.357, and the coverage was relaxed.

同図(C)は、初期堆積時には、ノンドープ5i02膜
12の膜厚を0.4μm、、PSG膜13の膜厚を0.
6 p mとし、出来上がり膜厚はノンドープSin、
膜12の膜厚が0.4μm、PSG膜13の膜厚が0.
4μmとなり、タングステン膜15の膜厚は0.4μm
で、埋め込み後のアスペクト比は0.286となり、カ
バレンジがさらに緩和された。
In the same figure (C), at the time of initial deposition, the thickness of the non-doped 5i02 film 12 is 0.4 μm, and the thickness of the PSG film 13 is 0.4 μm.
6 pm, and the finished film thickness was non-doped Sin.
The film thickness of the film 12 is 0.4 μm, and the film thickness of the PSG film 13 is 0.4 μm.
The thickness of the tungsten film 15 is 0.4 μm.
The aspect ratio after embedding was 0.286, and the coverage range was further relaxed.

すなわち、上記実施例において、出来上がり膜厚で、酸
化シリコン膜12に対するPSG膜13の膜厚比(酸化
シリコン膜12/PSG膜13)が、同図(a)(7)
1/3から同図(b)及び(C)の1/2〜171程度
にすることにより、カバレッジが緩和された。
That is, in the above embodiment, the finished film thickness ratio of the PSG film 13 to the silicon oxide film 12 (silicon oxide film 12/PSG film 13) is as shown in FIG.
The coverage was relaxed by increasing the coverage from 1/3 to about 1/2 to 171 of those shown in FIGS.

なお、本発明においては、タングステン膜15は少なく
とも、酸化シリコン膜12の膜厚と同じかそれより浅く
埋め込むようにすればよく、またタングステンシリサイ
ド膜でもよい。
In the present invention, the tungsten film 15 may be buried to a depth that is at least the same as or shallower than the silicon oxide film 12, and may also be a tungsten silicide film.

またPSG l1913は酸化シリコン膜にリン(P)
をドープしたものであり、このリン(P)とほう素(B
)をドープしたBPSG膜でもよい。
PSG l1913 also contains phosphorus (P) in the silicon oxide film.
It is doped with phosphorus (P) and boron (B).
) doped BPSG film may be used.

(発明の効果) 以上説明したように本発明によれば、選択気相成長法に
よりタングステンまたはタングステンシリサイドをコン
タクトホールにノンドープ酸化シリコン膜程度の膜厚に
堆積することにより、完全に埋め込む技術が確立する前
に、同相エピタキシャルSiを防ぐことができるととも
に、配線金属のカバレッジを緩和することができ、量産
が容易で生産性の向上と、半導体装置の高集積化や信顛
性の向上に寄与するところが大きい。
(Effects of the Invention) As explained above, according to the present invention, a technology has been established for completely filling a contact hole by depositing tungsten or tungsten silicide in a contact hole to a thickness comparable to that of a non-doped silicon oxide film using a selective vapor deposition method. It is possible to prevent in-phase epitaxial Si before the process is completed, and it is also possible to reduce the coverage of interconnect metals, which facilitates mass production and contributes to improved productivity, higher integration of semiconductor devices, and improved reliability. However, it is large.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図(a)及び(b)は本発明製造方法の原理説明図
、第2図(a)〜(f)は本発明実施例の製造工程断面
図、第3図(a)〜(C)は本発明実施例の製造工程断
面図、 第4図は従来のコンタクトホール部分の断面図である。 図中、 11は基板、 12は酸化シリコン膜、 13はPSG膜、 14はコンタクトホール、 15はタングステン膜、 16は配線金属 を示す。 特許出願人   富士通株式会社 代理人弁理士  久木元   彰 同  大菅義之 ニ セ (j’?−一 駆 一)【 ヤ寺
Figures 1 (a) and (b) are diagrams explaining the principle of the manufacturing method of the present invention, Figures 2 (a) to (f) are sectional views of the manufacturing process of the embodiments of the present invention, and Figures 3 (a) to (C ) is a sectional view of the manufacturing process of the embodiment of the present invention, and FIG. 4 is a sectional view of a conventional contact hole portion. In the figure, 11 is a substrate, 12 is a silicon oxide film, 13 is a PSG film, 14 is a contact hole, 15 is a tungsten film, and 16 is a wiring metal. Patent Applicant: Fujitsu Limited Representative Patent Attorney Shodo Kukimoto Yoshiyuki Osuga (j'?-Ikkokuichi)

Claims (2)

【特許請求の範囲】[Claims] (1)基板(11)上にノンドープ酸化シリコン膜(1
2)を堆積する工程と、 前記ノンドープ酸化シリコン膜(12)上にりん(P)
、あるいはりん(P)とほう素(B)をドープした酸化
シリコン膜(13)を堆積する工程と、 前記ノンドープ及びドープした酸化シリコン膜(12、
13)にコンタクトホール(14)を形成する工程と、 該コンタクトホール(14)にフッ酸による前処理を行
う工程と、 該前処理後にコンタクトホール(14)に選択気相成長
法によりタングステンまたはタングステンシリサイド膜
(15)を、前記ノンドープ酸化シリコン膜(12)の
膜厚と同じかそれより浅く埋め込む工程とを具備するこ
とを特徴とする半導体装置の製造方法。
(1) Non-doped silicon oxide film (1) on the substrate (11)
2) and depositing phosphorus (P) on the non-doped silicon oxide film (12).
, or a step of depositing a silicon oxide film (13) doped with phosphorus (P) and boron (B);
13) forming a contact hole (14) in the contact hole (14), pre-treating the contact hole (14) with hydrofluoric acid, and after the pre-treatment, depositing tungsten or tungsten into the contact hole (14) by selective vapor deposition. A method for manufacturing a semiconductor device, comprising the step of embedding a silicide film (15) to a thickness equal to or shallower than the non-doped silicon oxide film (12).
(2)前記ノンドープ酸化シリコン膜(12)に対する
ドープした酸化シリコン膜(13)の膜厚比を出来上が
り寸法で、1/2〜1/1にする請求項1記載の半導体
装置の製造方法。
(2) The method of manufacturing a semiconductor device according to claim 1, wherein the thickness ratio of the doped silicon oxide film (13) to the non-doped silicon oxide film (12) is set to 1/2 to 1/1 in terms of finished dimensions.
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Cited By (1)

* Cited by examiner, † Cited by third party
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US6221771B1 (en) 1998-01-14 2001-04-24 Mitsubishi Denki Kabushiki Kaisha Method of forming tungsten silicide film, method of fabricating semiconductor devices and semiconductor manufactured thereby

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