JPH01305557A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01305557A JPH01305557A JP63137048A JP13704888A JPH01305557A JP H01305557 A JPH01305557 A JP H01305557A JP 63137048 A JP63137048 A JP 63137048A JP 13704888 A JP13704888 A JP 13704888A JP H01305557 A JPH01305557 A JP H01305557A
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- 239000000758 substrate Substances 0.000 claims abstract description 10
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- 238000009792 diffusion process Methods 0.000 abstract description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
- H01L27/0716—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with vertical bipolar transistors and diodes, or capacitors, or resistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタと電力用ＭＯ３ＦＥ
Ｔの組合わせによる自己消弧型スイッチング動作を行う
半導体装置に関する。
Ｔの組合わせによる自己消弧型スイッチング動作を行う
半導体装置に関する。
従来の自己消弧型スイッチング素子としては、バイポー
ラトランジスタや電力用ＭＯＳＦＥＴ等が知られている
。しかし、バイポーラトランジスタは大きな電流密度が
得られるもののスイッチング速度が遅く高周波で使用す
ることができない。
ラトランジスタや電力用ＭＯＳＦＥＴ等が知られている
。しかし、バイポーラトランジスタは大きな電流密度が
得られるもののスイッチング速度が遅く高周波で使用す
ることができない。
一方、電力用ＭＯＳ Ｆ ＥＴはスイッチング速度が速
いため、高周波で使用することが可能な反面、特に高耐
圧の素子では電流密度が低く、同一容量の素子ではチッ
プサイズが大きくなってコスト高になるという欠点があ
る。
いため、高周波で使用することが可能な反面、特に高耐
圧の素子では電流密度が低く、同一容量の素子ではチッ
プサイズが大きくなってコスト高になるという欠点があ
る。
この欠点を除くため、バイポーラトランジスタとＭＯＳ
ＦＥＴとを組合わせて高耐圧、高速、大電流密度を得よ
うとすることが試みられている。
ＦＥＴとを組合わせて高耐圧、高速、大電流密度を得よ
うとすることが試みられている。
第２図は、そのようなスイッチング装置の例のカスコー
ドバイモスと呼ばれるものの回路図である。
ドバイモスと呼ばれるものの回路図である。
第２図において本装置の動作を説明する。すなわちバイ
ポーラトランジスタ２１とパワーＭＯ３ＦＥＴ２２は直
列接続されており、バイポーラトランジスタ２１のベー
ス２４とＭＯＳ Ｆ ＥＴのソース２５の間には複数の
ダイオード２３が直列接続されている。
ポーラトランジスタ２１とパワーＭＯ３ＦＥＴ２２は直
列接続されており、バイポーラトランジスタ２１のベー
ス２４とＭＯＳ Ｆ ＥＴのソース２５の間には複数の
ダイオード２３が直列接続されている。
阻止状態ではＭＯ５ＦＥＴ２２のゲート２Ｇにはしきい
値以下の電位が印加されておりＭＯＳＦＥＴはオフ状態
となっている。このためバイポーラトランジスタ２１の
エミッタは開放状態であり、したがってバイポーラトラ
ンジスタ２１はコレクタ２７とベース２４の間の接合の
みのダイオードと等価となっている。バイポーラトラン
ジスタ２１のベース２４に接続されたダイオード２３は
コレクタ２７に正電位、ソース２５に負電位が加えられ
た状態では順方向バイアスされており、この状態では２
７と２５の間に印加された電圧の大部分は、バイポーラ
トランジスタ２１のコレクタベース間の接合によるダイ
オードの逆方向バイアスとして印加される。このためこ
のスイッチング装置の耐圧はバイポーラ１〜ランジスタ
２１の■。Ｂｏ となり、バイポーラトランジスタを単
独で使用した場合の耐圧■、。よりも−船釣に高くなる
。またＭＯ５ＦＥＴ２２には高い電位が印加されないた
め、大きな電流密度が得られる低耐圧のＭＯＳＦＥＴが
使用できる。この素子をオン状態にするにはＭＯ３ＦＥ
Ｔ２２のゲート２６にしきい値以上の電圧を印加しＭＯ
ＳＦＥＴをオン状態にすれば良い。ＭＯ３ＦＥＴ２２が
オン状態となると、バイポーラ１ヘランジスタ１のベー
ス２４．エミツタ２８間はベース電源２９によって順方
向バイアスされ、ベース電流が流れることによりバイポ
ーラ！・ランジスタがオンする。この状態では、伝導−
度変調によりオン電圧が非常に低くなるバイポーラトラ
ンジスタ２Ｉとオン電圧の低い低耐圧の電力用ＭＯ３Ｆ
ＥＴ２２が直列接続されているため、装置全体としても
オン電圧は低くすなわち大きな電力密度が得られる。次
に、このスイッチング装置を再度オフ状態にする場合に
は、ＭＯ３ＦＥＴ２２のゲート２６の電位を再度ゲート
シきい値以下にすれば良い。これによりＭＯ３ＦＥＴ２
２はオフ状態になる。このためハイボーラトランジスク
２１のコレクタ２７から画素子２］、２２を介してＭ
ＯＳ Ｆ Ｆ、 Ｔのソース２５へ流れていた電流の径
路がなくなり、バイポーラトランジスタ２１のコレクタ
２７からベース２４を経て直列接続ダイオード３を介す
る径路で電流が流れる。この電流により、伝導度変調が
生じていたバイポーラトランジスタ２１の内の過剰キャ
リアは強制的に引き抜かれバイポーラトランジスタ２１
のコレクタベース間の接合が逆回復することにより完全
にオフ状態となる。したがって、本装置はバイポーラト
ランジスタを単独で使用した場合に比較して非常に高速
でスイッチングすることができる。ダイオード２３はベ
ース電源の電圧よりも高い順方向電圧を持たせ、ベース
電源をバイパスすることなしにターンオフ時の電流を流
すために挿入されている。このようにバイポーラトラン
ジスタと電力用ＭＯＳ Ｆ ＥＴを組合わせた本装置は
、高耐圧で高電流密度であり、高速スイッチングが可能
という大きな特徴を持っている。しかしながら、バイポ
ーラトランジスタと電力用ＭＯ３Ｆ ＩＥ Ｔをそれぞ
れ別チップで作成し組合わせるため、コスＩ・が非常に
高くなるという欠点がある。
値以下の電位が印加されておりＭＯＳＦＥＴはオフ状態
となっている。このためバイポーラトランジスタ２１の
エミッタは開放状態であり、したがってバイポーラトラ
ンジスタ２１はコレクタ２７とベース２４の間の接合の
みのダイオードと等価となっている。バイポーラトラン
ジスタ２１のベース２４に接続されたダイオード２３は
コレクタ２７に正電位、ソース２５に負電位が加えられ
た状態では順方向バイアスされており、この状態では２
７と２５の間に印加された電圧の大部分は、バイポーラ
トランジスタ２１のコレクタベース間の接合によるダイ
オードの逆方向バイアスとして印加される。このためこ
のスイッチング装置の耐圧はバイポーラ１〜ランジスタ
２１の■。Ｂｏ となり、バイポーラトランジスタを単
独で使用した場合の耐圧■、。よりも−船釣に高くなる
。またＭＯ５ＦＥＴ２２には高い電位が印加されないた
め、大きな電流密度が得られる低耐圧のＭＯＳＦＥＴが
使用できる。この素子をオン状態にするにはＭＯ３ＦＥ
Ｔ２２のゲート２６にしきい値以上の電圧を印加しＭＯ
ＳＦＥＴをオン状態にすれば良い。ＭＯ３ＦＥＴ２２が
オン状態となると、バイポーラ１ヘランジスタ１のベー
ス２４．エミツタ２８間はベース電源２９によって順方
向バイアスされ、ベース電流が流れることによりバイポ
ーラ！・ランジスタがオンする。この状態では、伝導−
度変調によりオン電圧が非常に低くなるバイポーラトラ
ンジスタ２Ｉとオン電圧の低い低耐圧の電力用ＭＯ３Ｆ
ＥＴ２２が直列接続されているため、装置全体としても
オン電圧は低くすなわち大きな電力密度が得られる。次
に、このスイッチング装置を再度オフ状態にする場合に
は、ＭＯ３ＦＥＴ２２のゲート２６の電位を再度ゲート
シきい値以下にすれば良い。これによりＭＯ３ＦＥＴ２
２はオフ状態になる。このためハイボーラトランジスク
２１のコレクタ２７から画素子２］、２２を介してＭ
ＯＳ Ｆ Ｆ、 Ｔのソース２５へ流れていた電流の径
路がなくなり、バイポーラトランジスタ２１のコレクタ
２７からベース２４を経て直列接続ダイオード３を介す
る径路で電流が流れる。この電流により、伝導度変調が
生じていたバイポーラトランジスタ２１の内の過剰キャ
リアは強制的に引き抜かれバイポーラトランジスタ２１
のコレクタベース間の接合が逆回復することにより完全
にオフ状態となる。したがって、本装置はバイポーラト
ランジスタを単独で使用した場合に比較して非常に高速
でスイッチングすることができる。ダイオード２３はベ
ース電源の電圧よりも高い順方向電圧を持たせ、ベース
電源をバイパスすることなしにターンオフ時の電流を流
すために挿入されている。このようにバイポーラトラン
ジスタと電力用ＭＯＳ Ｆ ＥＴを組合わせた本装置は
、高耐圧で高電流密度であり、高速スイッチングが可能
という大きな特徴を持っている。しかしながら、バイポ
ーラトランジスタと電力用ＭＯ３Ｆ ＩＥ Ｔをそれぞ
れ別チップで作成し組合わせるため、コスＩ・が非常に
高くなるという欠点がある。
そこで第２図に示した回路の直列接続のバイポーラ）・
ランジスタ２１と電力用ＭＯ３ＦＥＴ２２を等価回路と
して持つ１チツプの自己消弧型スイッチング素子が望ま
れている。
ランジスタ２１と電力用ＭＯ３ＦＥＴ２２を等価回路と
して持つ１チツプの自己消弧型スイッチング素子が望ま
れている。
本発明の課題は、このような要望に応じて高耐圧、高電
流密度、高速スイッチングが可能であるという大きな利
点を持−つカスコードハイモスのバイポーラ１−ランジ
スクと電力用Ｍ ＯＳ Ｆ Ｅ Ｔを１チツプに形成し
、自己消弧型スイッチング装置の低コス１−化を可能に
する半導体装置を提供することにある。
流密度、高速スイッチングが可能であるという大きな利
点を持−つカスコードハイモスのバイポーラ１−ランジ
スクと電力用Ｍ ＯＳ Ｆ Ｅ Ｔを１チツプに形成し
、自己消弧型スイッチング装置の低コス１−化を可能に
する半導体装置を提供することにある。
上記の課題の解決のために、本発明の半導体装置は、半
導体基板の一生面から順に第一、第二。
導体基板の一生面から順に第一、第二。
第三、第四、第五の交互に異なる導電形をもって隣接す
る五層を存し、前記一主面から第二層を越える深さの第
一の溝と第四層に達する深さの第二の溝が形成され、両
溝の内面ば絶縁膜により被覆され、第一の溝の内面の絶
縁膜上には第二層をチャネル領域とするＭｏ５ｔパ）３
Ｔのゲート電極が、第二の溝の底面においては第三、第
四および第五層からなるバイポーラトランジスタのベー
ス電極として絶縁膜の開口部で第四層に接触する電極が
、さらに半導体基板の両生面において第一層および第五
層に接触する電極がそれぞれ設けられたものとする。
る五層を存し、前記一主面から第二層を越える深さの第
一の溝と第四層に達する深さの第二の溝が形成され、両
溝の内面ば絶縁膜により被覆され、第一の溝の内面の絶
縁膜上には第二層をチャネル領域とするＭｏ５ｔパ）３
Ｔのゲート電極が、第二の溝の底面においては第三、第
四および第五層からなるバイポーラトランジスタのベー
ス電極として絶縁膜の開口部で第四層に接触する電極が
、さらに半導体基板の両生面において第一層および第五
層に接触する電極がそれぞれ設けられたものとする。
五層の・うち第三、第四、第五層でバイポーラトランジ
スタのエミッタ、ベース、コレクタを構成し、第一、第
二、第三層でＭＯＳＦＥＴのソース。
スタのエミッタ、ベース、コレクタを構成し、第一、第
二、第三層でＭＯＳＦＥＴのソース。
チャネル形成領域、ドレインを構成するもので、バイポ
ーラ）・ランジスタとＭＯＳ Ｆ ＥＴは、共有する第
三層によって、第五層に接触するバイポーラトランジス
タのコレクタ電極と第一層に接触するＭＯＳＦＥＴのソ
ース電極の間に直列接続される。
ーラ）・ランジスタとＭＯＳ Ｆ ＥＴは、共有する第
三層によって、第五層に接触するバイポーラトランジス
タのコレクタ電極と第一層に接触するＭＯＳＦＥＴのソ
ース電極の間に直列接続される。
第１図＋８ｊ〜（１）は本発明の一実施例における製造
工程概略を素子断面図によって示したもので、この実施
例はＮＰＮ トランジスタとＮチャネルＭＯ３Ｆ ｒｒ
、 ｉ’を組合わせた例である。第１図ｆａｌはｎ゛基
板６の上に順にエピタキシャル成長させられたｎ−６１
域１．ｐｅｆｆ域２．ｎ１ｌｆ域３およびｐ ？Ｊ域４
と、ｐ Ｔｉｊ域４の上に」二面から拡散によって形成
された浅いｎ゛拡散領域５を示ず。次に図Ｆａｌの基板
に対しフォトリソグラフィ技術により選択エツチングを
行いｐ ＦＪ域２まで到達する溝７を形成する（図ｂ）
。次いで、デーｌ−酸化膜８および多結晶Ｓｉ層９０を
溝７の内面を含む全面に順次形成し （図Ｃ）、多結晶
Ｓｉ層９０をフォトエツチングによりパターンニングし
て多結晶Ｓｉ層９０を除去した溝７１．除去しないでゲ
ート多結晶Ｓｉ層９とした溝７２とを形成する （図ｄ
）。次にＰＳＧ等の眉間絶縁膜８１を形成しく図Ｃ）、
これをフォトエツチングして電極接触部を設ける （図
ｆ）。さらに全面にＡＩ膜１０をスパッタリングにより
形成し （図ｇ）、フォトエツチングを行う （図ｈ）
。これにより溝７１において層１，２゜３で形成される
ＮＰＮトランジスタのｐベース領域２に接触する電極１
１と溝７２において層３，４゜５により形成されるたて
型のＮチャネルＭＯ３ＦＥＴのソース領域５に接触する
電極１２に分離される。最後に裏面電極１３を形成し、
バイポーラトランジスタのコレクタ領域１にｎ゛基板６
を介して接触させる （図ｉ）。以上の工程により第２
図の回路におけるバイポーラトランジスタ２１および電
力用ＭＯ３ＦＥＴ２２が１チツプで形成される。なお１
１１７１．７２は工程上同じ深さにしたが、溝７２は層
４より下に達すればよく、溝７１より浅くてもよい。
工程概略を素子断面図によって示したもので、この実施
例はＮＰＮ トランジスタとＮチャネルＭＯ３Ｆ ｒｒ
、 ｉ’を組合わせた例である。第１図ｆａｌはｎ゛基
板６の上に順にエピタキシャル成長させられたｎ−６１
域１．ｐｅｆｆ域２．ｎ１ｌｆ域３およびｐ ？Ｊ域４
と、ｐ Ｔｉｊ域４の上に」二面から拡散によって形成
された浅いｎ゛拡散領域５を示ず。次に図Ｆａｌの基板
に対しフォトリソグラフィ技術により選択エツチングを
行いｐ ＦＪ域２まで到達する溝７を形成する（図ｂ）
。次いで、デーｌ−酸化膜８および多結晶Ｓｉ層９０を
溝７の内面を含む全面に順次形成し （図Ｃ）、多結晶
Ｓｉ層９０をフォトエツチングによりパターンニングし
て多結晶Ｓｉ層９０を除去した溝７１．除去しないでゲ
ート多結晶Ｓｉ層９とした溝７２とを形成する （図ｄ
）。次にＰＳＧ等の眉間絶縁膜８１を形成しく図Ｃ）、
これをフォトエツチングして電極接触部を設ける （図
ｆ）。さらに全面にＡＩ膜１０をスパッタリングにより
形成し （図ｇ）、フォトエツチングを行う （図ｈ）
。これにより溝７１において層１，２゜３で形成される
ＮＰＮトランジスタのｐベース領域２に接触する電極１
１と溝７２において層３，４゜５により形成されるたて
型のＮチャネルＭＯ３ＦＥＴのソース領域５に接触する
電極１２に分離される。最後に裏面電極１３を形成し、
バイポーラトランジスタのコレクタ領域１にｎ゛基板６
を介して接触させる （図ｉ）。以上の工程により第２
図の回路におけるバイポーラトランジスタ２１および電
力用ＭＯ３ＦＥＴ２２が１チツプで形成される。なお１
１１７１．７２は工程上同じ深さにしたが、溝７２は層
４より下に達すればよく、溝７１より浅くてもよい。
第３図は本発明の別の実施例で第１図の実施例における
２種類の溝領域７１７２の作用を同一の溝７で行うもの
である。
２種類の溝領域７１７２の作用を同一の溝７で行うもの
である。
本発明によれば、複数のダイオードと共に使用されて自
己消弧型スイッチング動作を行うカスコードバイモスを
構成する直列接続のバイポーラトランジスタと電力用Ｍ
Ｏ３ＦＥＴとをそれぞれ五層半導体基板の三層と基板の
一面よりの溝を利用して１チツプ内に形成することによ
り従来の別個のチップを使用する場合に比し、低価格、
小占有面積の半導体装置としてスイッチング装置に用い
ることができる。
己消弧型スイッチング動作を行うカスコードバイモスを
構成する直列接続のバイポーラトランジスタと電力用Ｍ
Ｏ３ＦＥＴとをそれぞれ五層半導体基板の三層と基板の
一面よりの溝を利用して１チツプ内に形成することによ
り従来の別個のチップを使用する場合に比し、低価格、
小占有面積の半導体装置としてスイッチング装置に用い
ることができる。
第１図（ａｌ〜（１１は本発明の一実施例の半導体装置
の製造工程を順次示す断面図、第２図は本発明により１
チツプ化されるカスコードバイモスを用いたスイッチン
グ装置の回路図、第３図は本発明の別の実施例の半導体
装置の断面図である。 １＋３：ｎ層、２．４：ｐ層、５：ｒｌ”層、６：ｐ”
Ｎ、？、 ７１．７２＝溝、８ニゲート酸化膜、８１：
Ｎ間絶縁膜、９：ゲート多結晶Ｓｉ層、ｌＱ：Ａ／膜、
１１．１２． ｉ３：電極。 第２図 （Ｓ’？′Ｌ。 第一３図
の製造工程を順次示す断面図、第２図は本発明により１
チツプ化されるカスコードバイモスを用いたスイッチン
グ装置の回路図、第３図は本発明の別の実施例の半導体
装置の断面図である。 １＋３：ｎ層、２．４：ｐ層、５：ｒｌ”層、６：ｐ”
Ｎ、？、 ７１．７２＝溝、８ニゲート酸化膜、８１：
Ｎ間絶縁膜、９：ゲート多結晶Ｓｉ層、ｌＱ：Ａ／膜、
１１．１２． ｉ３：電極。 第２図 （Ｓ’？′Ｌ。 第一３図
Claims (1)
- （１）半導体基板の一主面から順に第一、第二、第三、
第四、第五の交互に異なる導電形をもって隣接する五層
を有し、前記一主面から第二層を越える深さの第一の溝
と第四層に達する深さの第二の溝が形成され、両溝の内
面は絶縁膜により被覆され、第一の溝の内面の絶縁膜上
には第二層をチャネル領域とするＭＯＳＦＥＴのゲート
電極が、第二の溝の底面においては第三、第四および第
五層からなるバイポーラトランジスタのベース電極とし
て絶縁膜の開口部で第四層に接触する電極が、さらに前
記半導体基板の両主面において第一層および第五層に接
触する電極がそれぞれ設けられたことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63137048A JPH01305557A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63137048A JPH01305557A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01305557A true JPH01305557A (ja) | 1989-12-08 |
Family
ID=15189655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63137048A Pending JPH01305557A (ja) | 1988-06-03 | 1988-06-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01305557A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599221A1 (en) * | 1992-11-20 | 1994-06-01 | Hitachi, Ltd. | IGBT with bipolar transistor |
| EP0646965A1 (en) * | 1993-09-17 | 1995-04-05 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | An integrated device with a bipolar transistor and a MOSFET transistor in an emitter switching configuration |
| JP2008193839A (ja) * | 2007-02-06 | 2008-08-21 | Toshiba Corp | 半導体スイッチおよび当該半導体スイッチを適用した電力変換装置 |
-
1988
- 1988-06-03 JP JP63137048A patent/JPH01305557A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0599221A1 (en) * | 1992-11-20 | 1994-06-01 | Hitachi, Ltd. | IGBT with bipolar transistor |
| US5572048A (en) * | 1992-11-20 | 1996-11-05 | Hitachi, Ltd. | Voltage-driven type semiconductor device |
| EP0646965A1 (en) * | 1993-09-17 | 1995-04-05 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | An integrated device with a bipolar transistor and a MOSFET transistor in an emitter switching configuration |
| US5665994A (en) * | 1993-09-17 | 1997-09-09 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Integrated device with a bipolar transistor and a MOSFET transistor in an emitter switching configuration |
| JP2008193839A (ja) * | 2007-02-06 | 2008-08-21 | Toshiba Corp | 半導体スイッチおよび当該半導体スイッチを適用した電力変換装置 |
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