JPH01300744A - Signal discrimination circuit - Google Patents
Signal discrimination circuitInfo
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- JPH01300744A JPH01300744A JP13399588A JP13399588A JPH01300744A JP H01300744 A JPH01300744 A JP H01300744A JP 13399588 A JP13399588 A JP 13399588A JP 13399588 A JP13399588 A JP 13399588A JP H01300744 A JPH01300744 A JP H01300744A
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Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
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Abstract
Description
【発明の詳細な説明】
〔概要〕
ディジタル無線方式の多値直交振幅変調方式における信
号識別回路に関し、
高速な識別回路を用いるときに生じるビット精度の悪(
なることを防止し、かつ受信機周辺から発生したスパー
ク雑音、振動等による信号識別の誤りをなくすことを目
的とし、
入力アナログ信号をそれぞれ異なる遅延時間で識別する
と共に、総合遅延時間が全て等しくなるよう遅延して出
力する複数の並列する第1、第2、・・・、第Mの識別
部と、前記複数の第1、第2、・・・、第Mの識別部の
各々の出力を入力し、異なる時間に識別した信号を同じ
時間軸上で多数決判定を行う多数決回路とを設ける構成
にする。[Detailed Description of the Invention] [Summary] Regarding the signal identification circuit in the multi-level quadrature amplitude modulation method of the digital wireless system, there is a problem with the bit accuracy that occurs when using a high-speed identification circuit (
The purpose is to prevent errors in signal identification due to spark noise, vibration, etc. generated from around the receiver, and to identify each input analog signal with a different delay time, and to make sure that the total delay time is the same for all input analog signals. a plurality of parallel first, second, . The present invention is configured to include a majority decision circuit that makes a majority decision on signals inputted and identified at different times on the same time axis.
本発明は、例えばディジタル無線方式の多値直交振幅変
調方式に用いる信号識別回路に関する。The present invention relates to a signal identification circuit used, for example, in a multilevel orthogonal amplitude modulation method of a digital wireless method.
近年、ディジタル無線方式における変調方式は周波数の
有効利用のために多値化が進んでいる。In recent years, modulation methods in digital radio systems are becoming more multivalued in order to effectively utilize frequencies.
多値数が増すにつれ復調信号の識別余裕は厳しくなり、
高性能の識別回路をもってしても多値化のための識別余
裕がないため、ちょっとした雑音や歪みにより識別を誤
ってしまう。しかし、大容量ディジタル無線方式の規格
としては定常時の誤り率は殆ど無く例えばi X t
o−” >を要求されているのが現状である。As the number of multi-values increases, the discrimination margin of the demodulated signal becomes more difficult.
Even with a high-performance identification circuit, there is not enough room for multi-level identification, so slight noise or distortion can cause erroneous identification. However, as a standard for large-capacity digital wireless systems, there is almost no error rate in steady state, for example, i
The current situation is that ``o-''> is required.
このため、例えばスパーク雑音、振動等が有っても誤り
動作のない構成の回路が必要となる。Therefore, it is necessary to have a circuit that does not operate erroneously even in the presence of spark noise, vibration, etc., for example.
第3図は従来の一実施例の構成を示す図である。 FIG. 3 is a diagram showing the configuration of a conventional embodiment.
図中、21は復調器、22は識別回路である。In the figure, 21 is a demodulator, and 22 is an identification circuit.
従来の方法では、復調器21と識別回路22をそれぞれ
一つを直列に設け、中間周波信号を復調器21に入力し
て復調をし多値アナログ信号に変換したのち、識別回路
22にてアナログ/デジタル変換を行った後、mビット
のデジタルデータ出力を得ている。In the conventional method, one demodulator 21 and one identification circuit 22 are provided in series, and an intermediate frequency signal is input to the demodulator 21 and demodulated and converted into a multi-level analog signal, and then the identification circuit 22 converts the intermediate frequency signal into an analog signal. / After performing digital conversion, m-bit digital data output is obtained.
なお、従来より識別回路22にはアナログ/デジタル変
換器を用いるが、高速、高精度の物がなく、識別回路2
2に用いるA/D変換器も規格の一杯のところで使用し
ている。このためA/D変換を行う識別回路22は高速
で使用するとビット精度が悪くなり、信号識別後のディ
ジタルデータのビット精度が悪くなっていた。このため
高性能のA/D変換器を用いても、受信機周辺からのス
パークやらよとした振動があったとき、復調器21や識
別回路22の本体や入力端に人力した場合に誤りを生じ
ていた。Note that conventionally, an analog/digital converter is used for the identification circuit 22, but there is no high-speed, high-precision converter.
The A/D converter used in 2 is also used at the full capacity of the standard. For this reason, when the identification circuit 22 that performs A/D conversion is used at high speed, the bit accuracy deteriorates, and the bit accuracy of digital data after signal identification deteriorates. For this reason, even if a high-performance A/D converter is used, errors may occur if there is a spark or slight vibration from around the receiver, or if human input is applied to the main body or input terminal of the demodulator 21 or identification circuit 22. was occurring.
従って、高速にてA/D変換器を使用するとビット精度
が悪くなること、および受信機周辺から発生したスパー
ク雑音、振動等があったときにA/D変換器の動作によ
る誤りを生じる問題がある。Therefore, if the A/D converter is used at high speed, the bit accuracy may deteriorate, and there are problems that errors may occur due to the operation of the A/D converter when there is spark noise, vibration, etc. generated from around the receiver. be.
本発明は、高速な識別回路を用いるときに生じるビット
精度の悪くなることを防止し、かつ受信機周辺から発生
したスパーク雑音、振動等による信号識別の誤りをなく
すことを目的とする。An object of the present invention is to prevent deterioration in bit accuracy that occurs when a high-speed identification circuit is used, and to eliminate errors in signal identification due to spark noise, vibration, etc. generated from around the receiver.
第1図は本発明の一実施例を示す構成図である。 FIG. 1 is a block diagram showing an embodiment of the present invention.
11.12、・・ 1mは第1、第2、・・・第Mの識
別部であり、人力アナログ信号をそれぞれ異なる遅延時
間で識別するとともに、総合遅延時間が全て等しくなる
よう遅延して並列に出力する。11.12,...1m is the first, second,...M-th identification section, which identifies the human analog signals with different delay times, and parallelizes them with delays so that the total delay time is equal for all. Output to.
多数決回路2においては前記の11.12、・・・1m
の第1、第2、・・・第Mの識別部の出力を入力し、異
なる時間において識別した信号を同じ時間軸上で多数決
判定を行うように構成するものである。In the majority circuit 2, the above 11.12,...1m
The outputs of the first, second, .
本発明では、第1図に示す如く識別回路111.112
、・・11mを(2n +1)段の並列構成にし、さら
に識別時間を1タイムスロツトの時間だけずらして多数
決をとり出力データを得るように遅延回路をおのおのを
直列に接続している。In the present invention, as shown in FIG.
, . . 11m are arranged in parallel in (2n + 1) stages, and delay circuits are connected in series so that the identification time is shifted by one time slot and a majority vote is taken to obtain output data.
この結果、識別回路111.112 、・・l1mの自
身の不確定と1タイムスロツト以内の識別回路の周辺で
発生した信号識別の誤りを救済することができる。As a result, it is possible to correct the uncertainties of the identification circuits 111, 112, .
第1図は本発明の一実施例を示す構成図である。 FIG. 1 is a block diagram showing an embodiment of the present invention.
図中、1は復調器、2は多数決回路である。In the figure, 1 is a demodulator and 2 is a majority circuit.
また11は、識別回路111 と遅延回路T12 、T
13 ・・・を直列接続した構成からなる第1の識別
部であり、また12は、遅延回路T21 と識別回路1
12と遅延回路T23 ・・とを直列接続した構成の
第2の識別部、同様に1mは遅延回路Tml、Tm2
・・・と識別回路11mから構成される第mの識別部
である。11 is an identification circuit 111 and a delay circuit T12, T
13... is connected in series, and 12 is a delay circuit T21 and an identification circuit 1.
12 and a delay circuit T23 are connected in series, and similarly, 1m is a delay circuit Tml, Tm2.
... and an identification circuit 11m.
第1図に示すように、復調器1に人力した中間周波信号
は第1の識別部11と第2の識別部12と・・・第mの
識別部1mでA/D変換されるが、これらの各々の識別
部のm個の識別回路111.112・・・、11mに入
力される信号の時間は、■タイムスロットだけ時間がず
れており、異なる時間軸上で識別されて時間をあわせ後
、多数決回路2に入力する。As shown in FIG. 1, the intermediate frequency signal input to the demodulator 1 is A/D converted by the first identification section 11, the second identification section 12, and the m-th identification section 1m. The times of the signals input to the m identification circuits 111, 112, . After that, it is input to the majority circuit 2.
第2図は多数決回路2の多数決表であり、−例としてm
が3の場合、即ち3段構成の場合である。FIG. 2 shows the majority table of the majority circuit 2, - for example
is 3, that is, a three-stage configuration.
図に示すように、第1の識別部11、第2の識別部12
、第3の識別部13の出力は“1゛か0゛をとるため多
数決回路2の出力は′1”か“0°の多い方の数値を出
力する。As shown in the figure, a first identification section 11, a second identification section 12
Since the output of the third identification section 13 takes either "1" or "0", the output of the majority circuit 2 outputs the larger value of "1" or "0°."
なお、1゛か“0゛のビット数は、識別回路のビット数
すより決定される。Note that the number of bits of 1 or "0" is determined by the number of bits of the identification circuit.
以上説明した様に1本発明によれば識別回路によるA/
D変換が確実に出来るので、高速度、高精度の変換が要
求されるシステムに適用することにより、ビット精度の
良いデータの再生が行うことが可能となる。As explained above, according to the present invention, the A/
Since D conversion can be performed reliably, by applying it to a system that requires high-speed, high-precision conversion, it becomes possible to reproduce data with good bit precision.
第1図は本発明の一実施例の構成を示す図、第2図は多
数決表、
第3図は従来の一実施例の構成を示す図、である。
図において、
11は第1の識別部、
12は第2の識別部、
1mは第mの識別部、
2は多数決回路、
を示す。
一マ
リ(立入FIG. 1 is a diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a majority voting table, and FIG. 3 is a diagram showing the configuration of a conventional embodiment. In the figure, 11 is a first identification section, 12 is a second identification section, 1m is an m-th identification section, and 2 is a majority circuit. Ichimari (on-site)
Claims (1)
と共に、総合遅延時間が全て等しくなるよう遅延して出
力する複数の並列する第1、第2、・・・、第Mの識別
部(11、12、・・・、1m)と、 前記複数の第1、第2、・・・、第Mの識別部(11、
12、・・・、1m)の各々の出力を入力し、異なる時
間に識別した信号を同じ時間軸上で多数決判定を行う多
数決回路(2)と、 を設けた事を特徴とする信号識別回路。[Claims] A plurality of parallel first, second, ..., M-th identifications that identify input analog signals with different delay times, and output the signals after being delayed so that the total delay times are all equal. (11, 12, . . . , 1m); and the plurality of first, second, . . . , M-th identification portions (11, 12, ..., 1m);
12,..., 1m), and a majority circuit (2) that performs a majority decision on signals identified at different times on the same time axis. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13399588A JPH01300744A (en) | 1988-05-30 | 1988-05-30 | Signal discrimination circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13399588A JPH01300744A (en) | 1988-05-30 | 1988-05-30 | Signal discrimination circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01300744A true JPH01300744A (en) | 1989-12-05 |
Family
ID=15117927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13399588A Pending JPH01300744A (en) | 1988-05-30 | 1988-05-30 | Signal discrimination circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01300744A (en) |
-
1988
- 1988-05-30 JP JP13399588A patent/JPH01300744A/en active Pending
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