JPH01292531A - 制御プログラムの転送方式 - Google Patents
制御プログラムの転送方式Info
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- JPH01292531A JPH01292531A JP12345588A JP12345588A JPH01292531A JP H01292531 A JPH01292531 A JP H01292531A JP 12345588 A JP12345588 A JP 12345588A JP 12345588 A JP12345588 A JP 12345588A JP H01292531 A JPH01292531 A JP H01292531A
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- JP
- Japan
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- control
- memory
- bus
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- transfer
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Links
- 238000000034 method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 abstract description 5
- 101800000535 3C-like proteinase Proteins 0.000 description 16
- 101800002396 3C-like proteinase nsp5 Proteins 0.000 description 16
- 238000010586 diagram Methods 0.000 description 6
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000010365 information processing Effects 0.000 description 3
- 101000581817 Rattus norvegicus Regenerating islet-derived protein 3-alpha Proteins 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プロセッサ中の制御メモリに対し、外部の補
助メモリから制御用のマイクロプログラムを転送する方
式に関するものである。
助メモリから制御用のマイクロプログラムを転送する方
式に関するものである。
情報処理装置等のプロセッサをマイクロプログラムによ
多動作させる場合、読出し専用メモリ（以下、ＲＯＭ）
へマイクロプログラムを格納のうえ実装することが一般
的に行なわれているが、この手法による場合は、動作状
況を変更する際、ＲＯＭを交換せねばならず、これが面
倒であるため、書込み読出しの自在なメモリ（以下、Ｒ
ＡＭ ）を制御メモリとしてプロセッサ中へ設けておき
、これへ制御用のマイクロプログラムを外部の補助メモ
リから転送して格納する方式が用いられている。
多動作させる場合、読出し専用メモリ（以下、ＲＯＭ）
へマイクロプログラムを格納のうえ実装することが一般
的に行なわれているが、この手法による場合は、動作状
況を変更する際、ＲＯＭを交換せねばならず、これが面
倒であるため、書込み読出しの自在なメモリ（以下、Ｒ
ＡＭ ）を制御メモリとしてプロセッサ中へ設けておき
、これへ制御用のマイクロプログラムを外部の補助メモ
リから転送して格納する方式が用いられている。
この場合は、プロセッサ中のＲＡＭへマイクロプログラ
ムを転送する際、装置内の主メモリへ外部の補助メモリ
から一旦各プログラムを転送し、これの中から必要とす
るものをプロセッサが読出し、これを自己のＲＡＭへ格
納すると共に、これによ多動作の初期化を行なう手順が
一般的と々っている。
ムを転送する際、装置内の主メモリへ外部の補助メモリ
から一旦各プログラムを転送し、これの中から必要とす
るものをプロセッサが読出し、これを自己のＲＡＭへ格
納すると共に、これによ多動作の初期化を行なう手順が
一般的と々っている。
しかし、従来においては、装置内の主メモリへ一旦各プ
ログラムを転送し、更に、これの中から選択的な読出し
を行ない、これをプロセッサ中のＲＡＭへ格納している
ため、これの所要時間が大となシ、これに応じて動作の
初期化にも遅延を示す欠点が生じている。
ログラムを転送し、更に、これの中から選択的な読出し
を行ない、これをプロセッサ中のＲＡＭへ格納している
ため、これの所要時間が大となシ、これに応じて動作の
初期化にも遅延を示す欠点が生じている。
前述の課題を解決するため、本発明はつぎの手段によシ
構成するものとなっている。
構成するものとなっている。
すなわち、上述の制御プログラム転送方式において、初
期状態を認識する認識手段と、この手段が初期状態を認
識しているとき補助メモリから制御メモリへマイクロプ
ログラムを直接転送する制御手段とを設けたものである
。
期状態を認識する認識手段と、この手段が初期状態を認
識しているとき補助メモリから制御メモリへマイクロプ
ログラムを直接転送する制御手段とを設けたものである
。
したがって、初期状態を認識しているときに、外部の補
助メモリからプロセッサ中の制御メモリへプログラムが
直接転送されるものとなシ、これの所要時間が短縮され
ると共に、プロセッサの初期化も速やかとなる。
助メモリからプロセッサ中の制御メモリへプログラムが
直接転送されるものとなシ、これの所要時間が短縮され
ると共に、プロセッサの初期化も速やかとなる。
〔実施例〕
以下、実施例を示す図によって本発明の詳細な説明する
。
。
第２図は情報処理装置のブロック図であシ、主メモリ（
以下、ＭＥＭ） １−１ 、プロセッサ（以下、ＰＲＯ
Ｃ）１−２〜１−４、磁気ディスク制御部（以下、ＤＫ
Ｃ）１−５、補助メモリとして用いる磁気ディスク（以
下、ＭＤＫ）１−６、バス統制ユニット（以下、ＢＡＵ
）１−７によシ構成され、ＭＥＭｌ−１〜ＤＫＣＩ−５
およびＢＡＵ １−７は、バス１−８によ多接続されて
いると共に、ＭＤＫ １−６は、ＤＫＣ１−５を介しバ
ス１−８へ接続されてお、ｊ）、ＢＡＵｌ−７による統
制の基にバス１−８を介し、各部相互間のデータ授受が
行なわれ、ＭＤＫ １−６には、各種の制御用マイクロ
プログラム（以下、ＭＰＲＯ）およびデータファイルが
格納されるものと々っている。
以下、ＭＥＭ） １−１ 、プロセッサ（以下、ＰＲＯ
Ｃ）１−２〜１−４、磁気ディスク制御部（以下、ＤＫ
Ｃ）１−５、補助メモリとして用いる磁気ディスク（以
下、ＭＤＫ）１−６、バス統制ユニット（以下、ＢＡＵ
）１−７によシ構成され、ＭＥＭｌ−１〜ＤＫＣＩ−５
およびＢＡＵ １−７は、バス１−８によ多接続されて
いると共に、ＭＤＫ １−６は、ＤＫＣ１−５を介しバ
ス１−８へ接続されてお、ｊ）、ＢＡＵｌ−７による統
制の基にバス１−８を介し、各部相互間のデータ授受が
行なわれ、ＭＤＫ １−６には、各種の制御用マイクロ
プログラム（以下、ＭＰＲＯ）およびデータファイルが
格納されるものと々っている。
なお、ＤＫＣ１−５は、ＭＤＫ １−６に対するデータ
アクセス上必要とする各種の制御および判断機能を備え
ておシ、これは、ＤＫＣ１−５中に格納されたＭＰＲＯ
の実行によシ遂行されるものとなっている。
アクセス上必要とする各種の制御および判断機能を備え
ておシ、これは、ＤＫＣ１−５中に格納されたＭＰＲＯ
の実行によシ遂行されるものとなっている。
第１図は、ＰＲＯＣ１−２〜１−４の構成を示すブロッ
ク図で、１）、固定的な転送プログラムを格納したＲＯ
Ｍを用いる補助制御メモリ（以下、５Ｃ８）２−１、Ｒ
ＡＭを用い必要とする制御用のＭＰＲＯを転送によシ格
納する制御メモリ（以下、Ｃ３）２−２、バス制御ユニ
ット（以下、ＢＣＵ）２−３、中央処理部（以下、ＣＰ
Ｕ）２−４、ＤＭＡ（Ｄｉｒｅｃｔ ＭｅｍｏｒｙＡｃ
ｃｅｓｓ、 ）の制御を行ガうＤＭＡ制御部（以下、Ｄ
ＭＡＣ）２ ５、局部的なデータのアクセスに用いる局
部メモリ（以下、ＬＭ） ２−６等により構成され、こ
レラハ、アドレスバス、データバス、コマンドバスから
なるバス２−７によ多接続されておシ、第２図のバス１
−８とは、ＢＣＵ ２−３を介してデータの授受を行な
うものとなっている。
ク図で、１）、固定的な転送プログラムを格納したＲＯ
Ｍを用いる補助制御メモリ（以下、５Ｃ８）２−１、Ｒ
ＡＭを用い必要とする制御用のＭＰＲＯを転送によシ格
納する制御メモリ（以下、Ｃ３）２−２、バス制御ユニ
ット（以下、ＢＣＵ）２−３、中央処理部（以下、ＣＰ
Ｕ）２−４、ＤＭＡ（Ｄｉｒｅｃｔ ＭｅｍｏｒｙＡｃ
ｃｅｓｓ、 ）の制御を行ガうＤＭＡ制御部（以下、Ｄ
ＭＡＣ）２ ５、局部的なデータのアクセスに用いる局
部メモリ（以下、ＬＭ） ２−６等により構成され、こ
レラハ、アドレスバス、データバス、コマンドバスから
なるバス２−７によ多接続されておシ、第２図のバス１
−８とは、ＢＣＵ ２−３を介してデータの授受を行な
うものとなっている。
なお、ＤＭＡＣ２−５は、ＢＣＵ２−３を介するバス１
−８と、ＬＭ２−６およびＣ８２−２との間のＤＭＡ制
御を行なうものとガっておシ、ＢＣＵ２−３は、バス１
−８と２−７との間のデータ転送およびバス２−７を介
する各部相互間のデータ授受を制御するものとなってい
る。
−８と、ＬＭ２−６およびＣ８２−２との間のＤＭＡ制
御を行なうものとガっておシ、ＢＣＵ２−３は、バス１
−８と２−７との間のデータ転送およびバス２−７を介
する各部相互間のデータ授受を制御するものとなってい
る。
第３図は、ＢＣＵ２−３の要部を示すブロック図であシ
、バス２−７のコマンドバスよシ与えられる初期状態信
号に応じてセットされ、この状態を認識するフリップフ
ロップ回路（以下、ＦＦＣ）３−１、これからの認識情
報にしたがい各種の信号を送出する論理制御回路（以下
、ＬＯＴ）３−２、これよシの選択信号に応じて入力の
選択を行なうセレクタ（以下、５ＥＬ）３−３．３−４
．５ＥＬ３−３を介するコマンド情報を保持するレジス
タ（以下、ＲＥＧ） ３−５．５ＥＬ３−４を介するア
ドレス情報を保持するＲＥＧ３−６、ＬＯＴ３−２から
の信号を加算するカウンタ（以下、ＣＵＴ）３−７等が
設けてあシ、第１図の５Ｏ８２−１中へ格納されている
ＭＰＲＯの実行に応じ、これらが、第２図のＭＤＫｌ−
６から第１図のＣ８２−２へ制御用のＭＰＲＯを転送す
る際に動作するものとなっている。
、バス２−７のコマンドバスよシ与えられる初期状態信
号に応じてセットされ、この状態を認識するフリップフ
ロップ回路（以下、ＦＦＣ）３−１、これからの認識情
報にしたがい各種の信号を送出する論理制御回路（以下
、ＬＯＴ）３−２、これよシの選択信号に応じて入力の
選択を行なうセレクタ（以下、５ＥＬ）３−３．３−４
．５ＥＬ３−３を介するコマンド情報を保持するレジス
タ（以下、ＲＥＧ） ３−５．５ＥＬ３−４を介するア
ドレス情報を保持するＲＥＧ３−６、ＬＯＴ３−２から
の信号を加算するカウンタ（以下、ＣＵＴ）３−７等が
設けてあシ、第１図の５Ｏ８２−１中へ格納されている
ＭＰＲＯの実行に応じ、これらが、第２図のＭＤＫｌ−
６から第１図のＣ８２−２へ制御用のＭＰＲＯを転送す
る際に動作するものとなっている。
第４図は、第１図の５Ｏ８２−１中へ格納されている転
送用ＭＰＲＯのフローチャートであシ、バス１−８から
の初期状態設定情報に応じてＣＰＵ ２−４がこれの実
行を開始し、ｒ ＤＭＡ ＣにＣＳの先頭アドレスとＭ
ＰＲＯの総容量数をセット」４−１によシ、ＭＤＫ １
−６から転送するＭＰＲＯの全バイト数、および、これ
を格納するＣ８２−２の先頭アドレスをＤＭＡＣ２−５
ヘセツトし、ｒＢＣＵにＭＤＫと対応するアドレスをセ
ツ）Ｊ ４−２を行なう。
送用ＭＰＲＯのフローチャートであシ、バス１−８から
の初期状態設定情報に応じてＣＰＵ ２−４がこれの実
行を開始し、ｒ ＤＭＡ ＣにＣＳの先頭アドレスとＭ
ＰＲＯの総容量数をセット」４−１によシ、ＭＤＫ １
−６から転送するＭＰＲＯの全バイト数、および、これ
を格納するＣ８２−２の先頭アドレスをＤＭＡＣ２−５
ヘセツトし、ｒＢＣＵにＭＤＫと対応するアドレスをセ
ツ）Ｊ ４−２を行なう。
このとき、ＢＣＵ２−３においては、第３図のＦＦＣ３
−１がバス２−７のコマンドバスから与えラレる初期状
態信号によシセットされ、この認識情報をＬＣＴ３−２
へ与えておシ、ＬＣＴ３−２が選択信号３−８を送出し
、ＳＥＬ ３−４をバス２−７のアドレスバス側として
いるため、ステップ４−２によるアドレスがＲＥＧ ３
−６によシ保持される。
−１がバス２−７のコマンドバスから与えラレる初期状
態信号によシセットされ、この認識情報をＬＣＴ３−２
へ与えておシ、ＬＣＴ３−２が選択信号３−８を送出し
、ＳＥＬ ３−４をバス２−７のアドレスバス側として
いるため、ステップ４−２によるアドレスがＲＥＧ ３
−６によシ保持される。
また、５ＥＬ３−３はＩ、ＣＴ ３−２側を選択し、Ｌ
ＣＴ３−２よシ送出する初期化中コマンドをＲＥＧ ３
−５へ与えるため、このコマンド情報がＲＥＧ ３−５
によシ保持される。
ＣＴ３−２よシ送出する初期化中コマンドをＲＥＧ ３
−５へ与えるため、このコマンド情報がＲＥＧ ３−５
によシ保持される。
ついで、ｒ ＤＭＡＣ／ＢＣＵに転送要求・起動」４−
３を行なうと、これに応じてＢＣＵ ２−３がバス１−
８を介して第２図のＢＡＵ １−７へバス１−８の占有
を要求したうえ、ＲＥＧ ３−５によシ保持している初
期化中コマンドをバス１−８へ送信し、第２図の各部へ
自己のＰＲＯＣが初期化中であることを報知すると共に
、ＲＥＧ ３−６によシ保持しているＭＤＫ １−６の
アドレスをバス１−８へ送信する。
３を行なうと、これに応じてＢＣＵ ２−３がバス１−
８を介して第２図のＢＡＵ １−７へバス１−８の占有
を要求したうえ、ＲＥＧ ３−５によシ保持している初
期化中コマンドをバス１−８へ送信し、第２図の各部へ
自己のＰＲＯＣが初期化中であることを報知すると共に
、ＲＥＧ ３−６によシ保持しているＭＤＫ １−６の
アドレスをバス１−８へ送信する。
すると、ＤＫＣ１−５が初期化中コマンドおよびアドレ
スの受信に応じ、ＭＤＫ １−６から受信したアドレス
にしたがうＭＰＲＯの読出しを行なうと共に、これを送
信元のＰＲＯＣへ送信する。
スの受信に応じ、ＭＤＫ １−６から受信したアドレス
にしたがうＭＰＲＯの読出しを行なうと共に、これを送
信元のＰＲＯＣへ送信する。
一方、第１図のＢＣＵ ２−３は、ＭＰＲＯの受信によ
シ、これをＤＭＡＣ２−５へ報知するため、ＤＭＡＣ２
−５がステップ４−１によυセットされているＣ８２−
２の先頭アドレスから、受信したＭＰＲＯの格納を開始
し、ＭＰＲＯの一定バイトを格納する度毎に、ステップ
４−１によυセットされている総合置数からの減算を行
ない、かつ、セットされている先頭アドレスへの加算を
行なうと共に、ＭＰＲｏの転送を継続するため、ＢＣＵ
２−３へ起動指令を与え、これの再起動を行なう。
シ、これをＤＭＡＣ２−５へ報知するため、ＤＭＡＣ２
−５がステップ４−１によυセットされているＣ８２−
２の先頭アドレスから、受信したＭＰＲＯの格納を開始
し、ＭＰＲＯの一定バイトを格納する度毎に、ステップ
４−１によυセットされている総合置数からの減算を行
ない、かつ、セットされている先頭アドレスへの加算を
行なうと共に、ＭＰＲｏの転送を継続するため、ＢＣＵ
２−３へ起動指令を与え、これの再起動を行なう。
ＢＣＵ２−３においては、ＬＣＴ ３−２がＭＰＲＯの
転送状況に応じて加算信号３−９をＣＵＴ ３−７へ送
出し、ＲＥＧ３−６の保持したアドレスへＣＵＴ ３−
７によシ加算を行ない、これを更にＳＥＬ ３ ”−４
を介してＲＥＧ ３−６へ与えておシ、再起動に応じて
ＲＥＧ ３−６の保持したアドレスがＤＫＣ１−５へ送
信されるため、これにしたがってＤＫＣ１−５がＭＤＫ
１−６よｐ ＭＰＲＯの読出しおよび送信を行なう。
転送状況に応じて加算信号３−９をＣＵＴ ３−７へ送
出し、ＲＥＧ３−６の保持したアドレスへＣＵＴ ３−
７によシ加算を行ない、これを更にＳＥＬ ３ ”−４
を介してＲＥＧ ３−６へ与えておシ、再起動に応じて
ＲＥＧ ３−６の保持したアドレスがＤＫＣ１−５へ送
信されるため、これにしたがってＤＫＣ１−５がＭＤＫ
１−６よｐ ＭＰＲＯの読出しおよび送信を行なう。
以上の動作を反復し、ＤＭＡＣ２−５において、セット
されている総容量数からの減算が完了すると、転送の終
了をＣＰＵ ２−４へ報知するため、［転送終了？ｊ
４−４がＹＥＳとなシ、ＣＰＵ ２−４がＢＣＵ２−３
のＦＦＣ３−１へ初期状態の終了信・号を与え、［ＦＦ
Ｃリセツ）Ｊ ４−５を行なうため、第３図の各部が初
期状態から復旧する一方、ＤＭＡＣ２−５は自動的に休
止状態へ移行する。
されている総容量数からの減算が完了すると、転送の終
了をＣＰＵ ２−４へ報知するため、［転送終了？ｊ
４−４がＹＥＳとなシ、ＣＰＵ ２−４がＢＣＵ２−３
のＦＦＣ３−１へ初期状態の終了信・号を与え、［ＦＦ
Ｃリセツ）Ｊ ４−５を行なうため、第３図の各部が初
期状態から復旧する一方、ＤＭＡＣ２−５は自動的に休
止状態へ移行する。
ついで、ＣＰＵ ２−４は、ＩＭＰＲＯのアドレスをＣ
８の先頭にセツ）Ｊ ４−６を行ない、これによシ初期
化を完了し、Ｃ８２−２へ転送のうえ格納された制御用
ＭＰＲＯの実行を開始し、必要とするデータをＬＭ２−
６に対してアクセスすると共に、ＢＣＵ２−３を介して
ＭＥＭｌ−１にもデータのアクセスを行ない、Ｃ８２−
２中のＭＰＲＯにしたがう処理動作を遂行する。
８の先頭にセツ）Ｊ ４−６を行ない、これによシ初期
化を完了し、Ｃ８２−２へ転送のうえ格納された制御用
ＭＰＲＯの実行を開始し、必要とするデータをＬＭ２−
６に対してアクセスすると共に、ＢＣＵ２−３を介して
ＭＥＭｌ−１にもデータのアクセスを行ない、Ｃ８２−
２中のＭＰＲＯにしたがう処理動作を遂行する。
以上の説明により明らかなとお９本発明によれば、初期
状態を認識する認識手段と、これが初期状態を認識中に
外部の補助メモリから制御メモリへ制御用のマイクロプ
ログラムを直接転送する制御手段とを設けたことに゛よ
り、マイクロプログラムの転送が直接性なわれ、これの
所要時間が大幅に短縮され、動作の初期化も直ちに行な
われるため、プログラム格納用のメモリを備えるプロセ
ッサへのプログラム転送において顕著な効果が得られる
。
状態を認識する認識手段と、これが初期状態を認識中に
外部の補助メモリから制御メモリへ制御用のマイクロプ
ログラムを直接転送する制御手段とを設けたことに゛よ
り、マイクロプログラムの転送が直接性なわれ、これの
所要時間が大幅に短縮され、動作の初期化も直ちに行な
われるため、プログラム格納用のメモリを備えるプロセ
ッサへのプログラム転送において顕著な効果が得られる
。
図は本発明の実施例を示し、第１図はプロセッサのブロ
ック図、第２図は情報処理装置のブロック図、第３図は
バス制御ユニットの要部ブロック図、第４図は転送用マ
イクロプログラムのフローチャートである。 １−２〜１−４・・・Φプロセッサ、１−５−一・・磁
気ディスク制御部、１−６・・・・磁気ディスク、２−
１・・・・補助制御メモリ、２−２・・・・制御メモリ
、２−３・・・・バス制御ユニット、２−４・・・・中
央処理部、２−５・・・・ＤＭＡ制御部、３−１７・拳
・フリップフロップ回路、３−２・・・・論理制御部。 特許出願人 日本電気株式会社
ック図、第２図は情報処理装置のブロック図、第３図は
バス制御ユニットの要部ブロック図、第４図は転送用マ
イクロプログラムのフローチャートである。 １−２〜１−４・・・Φプロセッサ、１−５−一・・磁
気ディスク制御部、１−６・・・・磁気ディスク、２−
１・・・・補助制御メモリ、２−２・・・・制御メモリ
、２−３・・・・バス制御ユニット、２−４・・・・中
央処理部、２−５・・・・ＤＭＡ制御部、３−１７・拳
・フリップフロップ回路、３−２・・・・論理制御部。 特許出願人 日本電気株式会社
Claims (1)
- 制御用のマイクロプログラムを外部の補助メモリから
プロセッサ中の制御メモリへ転送すると共に、前記プロ
セッサの動作初期化を行なう制御プログラムの転送方式
において、初期状態を認識する認識手段と、該認識手段
が初期状態を認識しているとき前記補助メモリから制御
メモリへ前記マイクロプログラムを直接転送する制御手
段とを設けたことを特徴とする制御プログラムの転送方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12345588A JPH01292531A (ja) | 1988-05-20 | 1988-05-20 | 制御プログラムの転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12345588A JPH01292531A (ja) | 1988-05-20 | 1988-05-20 | 制御プログラムの転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01292531A true JPH01292531A (ja) | 1989-11-24 |
Family
ID=14861038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12345588A Pending JPH01292531A (ja) | 1988-05-20 | 1988-05-20 | 制御プログラムの転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01292531A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6286096B1 (en) | 1997-11-05 | 2001-09-04 | Nec Corporation | System for preventing a CPU from an input of a power source until the completion of transferring BIOS data from a hard disk to a main memory |
| US6766448B2 (en) | 2000-01-13 | 2004-07-20 | Nec Corporation | Microcomputer for transferring program data to an internal memory from an external memory connected via a bus and a method therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109343A (en) * | 1978-02-15 | 1979-08-27 | Hitachi Ltd | Microprogram load system |
-
1988
- 1988-05-20 JP JP12345588A patent/JPH01292531A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109343A (en) * | 1978-02-15 | 1979-08-27 | Hitachi Ltd | Microprogram load system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6286096B1 (en) | 1997-11-05 | 2001-09-04 | Nec Corporation | System for preventing a CPU from an input of a power source until the completion of transferring BIOS data from a hard disk to a main memory |
| US6766448B2 (en) | 2000-01-13 | 2004-07-20 | Nec Corporation | Microcomputer for transferring program data to an internal memory from an external memory connected via a bus and a method therefor |
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