JPH01291299A - 蓄積音声データ出力制御装置 - Google Patents
蓄積音声データ出力制御装置Info
- Publication number
- JPH01291299A JPH01291299A JP11934788A JP11934788A JPH01291299A JP H01291299 A JPH01291299 A JP H01291299A JP 11934788 A JP11934788 A JP 11934788A JP 11934788 A JP11934788 A JP 11934788A JP H01291299 A JPH01291299 A JP H01291299A
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- Japan
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- circuit
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- audio
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- memory
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- 230000005236 sound signal Effects 0.000 claims description 31
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 238000003786 synthesis reaction Methods 0.000 claims description 15
- 230000005540 biological transmission Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は蓄積音声データ出力制御装置に関し、特にメモ
リＩＣにＡＤＰＣＭまたはＰＧＭ符号により蓄積された
音声信号を外部制御信号により音声再生の起動・停止を
制御する装置に関する。
リＩＣにＡＤＰＣＭまたはＰＧＭ符号により蓄積された
音声信号を外部制御信号により音声再生の起動・停止を
制御する装置に関する。
（従来技術）
第２図は従来の蓄積音声データ出力制御装置の構成を示
すブロック図である。同図において、２１は４ｂｉｔＡ
ＤＰＣＭ符号則により音声を蓄積するメモリ回路、２２
はメモリ回路２１のアドレスを制御するアドレス信号を
発生するカウンタ回路、２３はメモリ回路２１の８ｂｉ
ｔデータ出力を４ｂｉｔデータ出力に変換するビット変
換回路、２４はビット変換回路２３を介した４ｂｉｔ八
ＤＰへＭ符号則信号データをアナログ音声信号に変換す
る音声合成回路、２５はカウンタ回路２２、ビット変換
回路２３及び音声合成回路２４における基本クロック信
号を発生するクロック発生回路、２６は外部制御信号に
より音声出力を制御する制御信号を発生するリセット回
路である。
すブロック図である。同図において、２１は４ｂｉｔＡ
ＤＰＣＭ符号則により音声を蓄積するメモリ回路、２２
はメモリ回路２１のアドレスを制御するアドレス信号を
発生するカウンタ回路、２３はメモリ回路２１の８ｂｉ
ｔデータ出力を４ｂｉｔデータ出力に変換するビット変
換回路、２４はビット変換回路２３を介した４ｂｉｔ八
ＤＰへＭ符号則信号データをアナログ音声信号に変換す
る音声合成回路、２５はカウンタ回路２２、ビット変換
回路２３及び音声合成回路２４における基本クロック信
号を発生するクロック発生回路、２６は外部制御信号に
より音声出力を制御する制御信号を発生するリセット回
路である。
次に、第２図を用いて従来の蓄積音声データ出力制御装
置の動作を説明する。
置の動作を説明する。
はじめに、外部制御信号により本装置に対して起動がか
かっていない場合、リセット回路２６によってカウンタ
回路２２をクリア状態つまりカウント値を初期値となり
、かつ音声合成回路２４をリセット状態となっている。
かっていない場合、リセット回路２６によってカウンタ
回路２２をクリア状態つまりカウント値を初期値となり
、かつ音声合成回路２４をリセット状態となっている。
すなわち、音声信号は送出されていない状態となってい
る。
る。
その後、外部制御信号により本装置に対して起動がかか
ると、リセット回路２６の出力リセット信号により音声
合成回路２４が動作状態になるとともにカウンタ回路２
２も動作状態となる。よって、カウンタ回路２２の出力
はクロック発生回路２５により発生した音声信号のサン
プリング周期と同期した基本クロック信号に従フて０か
ら順次カウントアツプされる。このカウンタ回路２２の
出力はメモリ回路２１のアドレス信号として使用されて
いるので、メモリ回路２１に蓄積された４ｂｉｔＡＤＰ
ＣＭ符号則音声信号はメモリ回路２１のメモリ領域の先
頭アドレスから順次読出されて出力される。ピッー匹換
回路２３ではメモリ回路２１から出力された８ｂｉｔデ
ータ出力をクロック発生回路２５からの基本クロック信
号に同期した２倍のクロック信号により４ｂｉｔＡＤＰ
ＣＭ符号則の４ｂｉｔデータ出力に変換し１、さらに音
声合成回路２４でアナログ音声信号に変換されて出力さ
れる。また、外部制御信号により起動がかかると停止が
かかるまでカウンタ回路２２の出力はカウントアツプす
るためメモリ回路２１に蓄積された音声信号は繰返し出
力される。
ると、リセット回路２６の出力リセット信号により音声
合成回路２４が動作状態になるとともにカウンタ回路２
２も動作状態となる。よって、カウンタ回路２２の出力
はクロック発生回路２５により発生した音声信号のサン
プリング周期と同期した基本クロック信号に従フて０か
ら順次カウントアツプされる。このカウンタ回路２２の
出力はメモリ回路２１のアドレス信号として使用されて
いるので、メモリ回路２１に蓄積された４ｂｉｔＡＤＰ
ＣＭ符号則音声信号はメモリ回路２１のメモリ領域の先
頭アドレスから順次読出されて出力される。ピッー匹換
回路２３ではメモリ回路２１から出力された８ｂｉｔデ
ータ出力をクロック発生回路２５からの基本クロック信
号に同期した２倍のクロック信号により４ｂｉｔＡＤＰ
ＣＭ符号則の４ｂｉｔデータ出力に変換し１、さらに音
声合成回路２４でアナログ音声信号に変換されて出力さ
れる。また、外部制御信号により起動がかかると停止が
かかるまでカウンタ回路２２の出力はカウントアツプす
るためメモリ回路２１に蓄積された音声信号は繰返し出
力される。
（発明が解決しようとする問題点）
しかしながら、上記従来の装置ではメモリ回路に蓄積さ
れた音声信号が連続的に繰返し出力されるため音声信号
を特定回数だけ送出し停止する場合、外部制御信号の起
動信号から停止信号までに至るタイミングを設定する際
高精度のタイマが必要となるという問題点があった。
れた音声信号が連続的に繰返し出力されるため音声信号
を特定回数だけ送出し停止する場合、外部制御信号の起
動信号から停止信号までに至るタイミングを設定する際
高精度のタイマが必要となるという問題点があった。
本発明はこれらの問題点を解決するためのもので、音声
信号の再生・停止の制御を容易に行なうことができる蓄
積音声データ出力制御装置を提供することを目的とする
。
信号の再生・停止の制御を容易に行なうことができる蓄
積音声データ出力制御装置を提供することを目的とする
。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、外部制御装置か
ら′の外部制御信号により、メモリ回路に蓄□積された
音声信・号の音声再生の起動・停止を制御する蓄積音声
データ出力制御装置において、メモリ回路のアドレスを
制御するアドレス信号を発生するカウンタ回路と、メモ
リ回路から読出した音声信号データをアナログ音声信号
に変換する音声合成回路と、カウンタ回路及び音声合成
回路における基本クロック信号を発生するクロック発生
回路と、外部制御信号により音声出力を制御する制御信
号を発生するリセット回路と、メモリ回路に蓄積された
音声信号データのうち最後のメモリアドレスに蓄積され
た音、声信号データを読出すためのカウンタ回路からの
アドレス信号を監視して最後のアドレスを検出して、音
声出力を強制的に停止する自己リセット回路とを有する
ことに特徴がある。
ら′の外部制御信号により、メモリ回路に蓄□積された
音声信・号の音声再生の起動・停止を制御する蓄積音声
データ出力制御装置において、メモリ回路のアドレスを
制御するアドレス信号を発生するカウンタ回路と、メモ
リ回路から読出した音声信号データをアナログ音声信号
に変換する音声合成回路と、カウンタ回路及び音声合成
回路における基本クロック信号を発生するクロック発生
回路と、外部制御信号により音声出力を制御する制御信
号を発生するリセット回路と、メモリ回路に蓄積された
音声信号データのうち最後のメモリアドレスに蓄積され
た音、声信号データを読出すためのカウンタ回路からの
アドレス信号を監視して最後のアドレスを検出して、音
声出力を強制的に停止する自己リセット回路とを有する
ことに特徴がある。
（作用）
以−トのような構成を有する本発明によれば、先ずクロ
ッ′り発生回路によって発生するカウンタ回路及び音声
合成回路における基本クロック信号に１従ってカウンタ
回路はメモリ回路のアドレスを制御するアドレス信号を
発生する。そして、メモリ回路から読出した音声信号デ
ータは音声合成回路によってアナログ音声信号に変換さ
れて出力される。音声信号を特定回数だけ送出し停止す
るとき、上記′動作状態において自己リセット回路はメ
モリ回路に蓄積された音声信号データのうち最後のメモ
リアドレスに蓄積された音声信号データを読出すための
カウンタ回路からのアドレス信号を監視している。そし
て、特定回数最後のアドレスを検出すると、自己リセッ
ト回路は外部制御信号により音声出力を制御する制御信
号を発生するリセット回路に対して音声出力を強制的に
停止する自己リセット信号を供給し、音声出力を停止さ
せる。
ッ′り発生回路によって発生するカウンタ回路及び音声
合成回路における基本クロック信号に１従ってカウンタ
回路はメモリ回路のアドレスを制御するアドレス信号を
発生する。そして、メモリ回路から読出した音声信号デ
ータは音声合成回路によってアナログ音声信号に変換さ
れて出力される。音声信号を特定回数だけ送出し停止す
るとき、上記′動作状態において自己リセット回路はメ
モリ回路に蓄積された音声信号データのうち最後のメモ
リアドレスに蓄積された音声信号データを読出すための
カウンタ回路からのアドレス信号を監視している。そし
て、特定回数最後のアドレスを検出すると、自己リセッ
ト回路は外部制御信号により音声出力を制御する制御信
号を発生するリセット回路に対して音声出力を強制的に
停止する自己リセット信号を供給し、音声出力を停止さ
せる。
したがりて、本発明は前記問題点を解決することができ
、音声信号の再生・停止の制御を容易に行なうことがで
きる蓄積音声データ出力制御装置を提供できる。
、音声信号の再生・停止の制御を容易に行なうことがで
きる蓄積音声データ出力制御装置を提供できる。
（実施例）
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例のシステム構成を示すブロッ
ク図である。同図において、第２図と同じ参照符号は同
じ構成要素を示す。異なる構成要素として、１１は自己
リセット回路で、メモリ回路２１に蓄積された音声デー
タのうち最後のメモリアドレスに蓄積された音声データ
を読出すカウンタ回路２２からのアドレス信号を監視し
て上記最後のアドレスを検出して、音声出力を強制的に
停止される自己リセット信号をリセット回路２６に供給
する回路である。
ク図である。同図において、第２図と同じ参照符号は同
じ構成要素を示す。異なる構成要素として、１１は自己
リセット回路で、メモリ回路２１に蓄積された音声デー
タのうち最後のメモリアドレスに蓄積された音声データ
を読出すカウンタ回路２２からのアドレス信号を監視し
て上記最後のアドレスを検出して、音声出力を強制的に
停止される自己リセット信号をリセット回路２６に供給
する回路である。
次に、第２図を用いて本実施例の動作を説明する。
はじめに、外部制御信号により本装置に対して起動がか
かっていない場合、リセット回路２６によフてカウンタ
回路２２をクリア状態つまりカウント値を初期値となり
、かつ音声合成回路２４をリセット状態となっている。
かっていない場合、リセット回路２６によフてカウンタ
回路２２をクリア状態つまりカウント値を初期値となり
、かつ音声合成回路２４をリセット状態となっている。
すなわち、音声信号は送出されていない状態となってい
る。
る。
その後、外部制御信号により本装置に対して起動がかか
ると、リセット回路２６の出力リセット信号により音声
合成回路２４が動作状態になるとともにカウンタ回路２
２も動作状態となる。よって、カウンタ回路２２の出力
はクロック発生回路２５により発生した音声信号のサン
プリング周期と同期した基本クロック信号に従って０か
ら順次カウントアツプされる。このカウンタ回路２２の
出力はメモリ回路２１のアドレス信号として使用されて
いるので、メモリ回路２１に蓄積された４ｂｉｔＡＤＰ
ＣＭ符号則音声信号はメモリ回路２１のメモリ領域の先
頭アドレスから順次読出されて出力される。ビット変換
回路２３ではメモリ回路２１から出力された８ｂｉｔデ
ータ出力をクロック発生回路２５からの基本クロック信
号に同期した２倍のクロック信号により４ｂｉｔ八〇Ｐ
へＭ符号則の４ｂｉｔデータ出力に変換し、さらに音声
合成回路２４でアナログ音声信号に変換されて出力され
る。
ると、リセット回路２６の出力リセット信号により音声
合成回路２４が動作状態になるとともにカウンタ回路２
２も動作状態となる。よって、カウンタ回路２２の出力
はクロック発生回路２５により発生した音声信号のサン
プリング周期と同期した基本クロック信号に従って０か
ら順次カウントアツプされる。このカウンタ回路２２の
出力はメモリ回路２１のアドレス信号として使用されて
いるので、メモリ回路２１に蓄積された４ｂｉｔＡＤＰ
ＣＭ符号則音声信号はメモリ回路２１のメモリ領域の先
頭アドレスから順次読出されて出力される。ビット変換
回路２３ではメモリ回路２１から出力された８ｂｉｔデ
ータ出力をクロック発生回路２５からの基本クロック信
号に同期した２倍のクロック信号により４ｂｉｔ八〇Ｐ
へＭ符号則の４ｂｉｔデータ出力に変換し、さらに音声
合成回路２４でアナログ音声信号に変換されて出力され
る。
上記動作状態において、図示していない上位制御回路の
指示よって音声信号を特定回数だけ送出し停止するとき
、自己リセット回路１１はメモリ回路２１に蓄積された
音声データのうち最後のメモリアドレスに蓄積された音
声データを読出すカウンタ回路２２からのアドレス信号
の出現の回数を監視する。そして、最後のメモリアドレ
スに蓄積された音声データを読出すカウンタ回路２２か
らのアドレス信号が特定回数出現したとき、自己リセッ
ト回路１１はその最後のアドレスを検出して、音声出力
を強制的に停止される自己リセット信号をリセット回路
２６に供給する。よって、音声出力は停止する。
指示よって音声信号を特定回数だけ送出し停止するとき
、自己リセット回路１１はメモリ回路２１に蓄積された
音声データのうち最後のメモリアドレスに蓄積された音
声データを読出すカウンタ回路２２からのアドレス信号
の出現の回数を監視する。そして、最後のメモリアドレ
スに蓄積された音声データを読出すカウンタ回路２２か
らのアドレス信号が特定回数出現したとき、自己リセッ
ト回路１１はその最後のアドレスを検出して、音声出力
を強制的に停止される自己リセット信号をリセット回路
２６に供給する。よって、音声出力は停止する。
（発明の効果）
以上説明したように、本発明によれば、自己リセット回
路を設けたことにより、音声信号を連続的に送出するこ
となく、音声信号を特定回数のみ送出し自動的に停止で
きるので、外部制御信号の起動信号から停止信号までに
至るタイミングを設定する際高精度のタイマが不要とな
る。また、外部制御信号、内部リセットのいずれも同一
のリセット回路にてリセット制御を行なうため、音声信
号を特定回数最後まで送出する場合、再び外部制御信号
により起動がかかる場合音声出力は最初から出力される
という効果も期待できる。
路を設けたことにより、音声信号を連続的に送出するこ
となく、音声信号を特定回数のみ送出し自動的に停止で
きるので、外部制御信号の起動信号から停止信号までに
至るタイミングを設定する際高精度のタイマが不要とな
る。また、外部制御信号、内部リセットのいずれも同一
のリセット回路にてリセット制御を行なうため、音声信
号を特定回数最後まで送出する場合、再び外部制御信号
により起動がかかる場合音声出力は最初から出力される
という効果も期待できる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来の蓄積音声データ出力制御装置の構成を示す
ブロック図である。 １１・・・自己リセット回路、 ２１・・・メモリ回路、 ２２・・・カウンタ回路、 ２３・・・ビット変換回路、 ２４・・・音声合成回路、 ２５・・・クロック発生回路、 ２６・・・リセット回路。
２図は従来の蓄積音声データ出力制御装置の構成を示す
ブロック図である。 １１・・・自己リセット回路、 ２１・・・メモリ回路、 ２２・・・カウンタ回路、 ２３・・・ビット変換回路、 ２４・・・音声合成回路、 ２５・・・クロック発生回路、 ２６・・・リセット回路。
Claims (1)
- 【特許請求の範囲】 外部制御装置からの外部制御信号により、メモリ回路に
蓄積された音声信号の音声再生の起動・停止を制御する
蓄積音声データ出力制御装置において、 前記メモリ回路のアドレスを制御するアドレス信号を発
生するカウンタ回路と、 前記メモリ回路から読出した音声信号データをアナログ
音声信号に変換する音声合成回路と、前記カウンタ回路
及び前記音声合成回路における基本クロック信号を発生
するクロック発生回路と、 外部制御信号により音声出力を制御する制御信号を発生
するリセット回路と、 前記メモリ回路に蓄積された音声信号データのうち最後
のメモリアドレスに蓄積された音声信号データを読出す
ための前記カウンタ回路からのアドレス信号を監視して
最後のアドレスを検出して、音声出力を強制的に停止す
る自己リセット回路とを有することを特徴とする蓄積音
声データ出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11934788A JPH01291299A (ja) | 1988-05-18 | 1988-05-18 | 蓄積音声データ出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11934788A JPH01291299A (ja) | 1988-05-18 | 1988-05-18 | 蓄積音声データ出力制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01291299A true JPH01291299A (ja) | 1989-11-22 |
Family
ID=14759240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11934788A Pending JPH01291299A (ja) | 1988-05-18 | 1988-05-18 | 蓄積音声データ出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01291299A (ja) |
-
1988
- 1988-05-18 JP JP11934788A patent/JPH01291299A/ja active Pending
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