JPH0129109B2 - - Google Patents

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JPH0129109B2
JPH0129109B2 JP11324681A JP11324681A JPH0129109B2 JP H0129109 B2 JPH0129109 B2 JP H0129109B2 JP 11324681 A JP11324681 A JP 11324681A JP 11324681 A JP11324681 A JP 11324681A JP H0129109 B2 JPH0129109 B2 JP H0129109B2
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JP
Japan
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signal
circuit
data
digital signal
time slot
Prior art date
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Application number
JP11324681A
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Japanese (ja)
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JPS5814643A (en
Inventor
Fumio Sugyama
Masato Tajima
Hideo Suzuki
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Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
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Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
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Publication of JPH0129109B2 publication Critical patent/JPH0129109B2/ja
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/068Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by sampling faster than the nominal bit rate

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)

Description

【発明の詳細な説明】 本発明は受信データ誤り率が小さく信号品質劣
化を招くことのない実用性の高いデイジタル信号
受信回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a highly practical digital signal receiving circuit that has a small received data error rate and does not cause signal quality deterioration.

雑音の加わつたデイジタル信号の最適受信方式
の一つに積分判定方式があり、特に上記雑音が白
色ガウス雑音である場合、誤り率の小さい最適受
信が行われる。第1図はこの方式を適用したデイ
ジタル信号受信回路の一構成例を示すもので、雑
音の加わつたNRZ信号を受信するものである。
受信入力デイジタル信号は積分器1に供給される
と共に、クロツク(CK)抽出器2に導びかれて
上記信号中の周期Tなるクロツク信号が抽出され
る。このクロツク信号は遅延回路3を介して微小
時間(Δτ)だけ遅延されて、上記積分器1に印
加される。これによつて、積分器1は、1周期の
最初の微小期間、その積分値をリセツトされ、そ
の後上記受信入力デイジタル信号を積分する。こ
の積分動作が1周期毎に繰返して行われる。しか
してこの積分器1の積分値出力は比較器4に供給
されて予め設定された比較基準電圧5と遂次比較
されている。この比較基準電圧5の電圧値は、例
えばNRZ信号のレベルが0(v)からa(v)の値をとるも
のとすればa/2(v)に設定される。そして、比較
器4は、前記積分値出力が上記比較基準電圧値を
越えたときに例えば“1”レベルの信号を、また
それ以外のときには“0”レベルの信号を出力
し、これをフリツプフロツプ6のデータ入力端子
に与えている。このフリツプフロツプ6は、前記
クロツク抽出器2で抽出されたクロツク信号の後
縁エツジでラツチ動作するものであり、従つて前
記比較器4の判定出力は入力デイジタル信号の1
周期の最後でラツチされ、データ出力されること
になる。
One of the optimal reception methods for digital signals with added noise is an integral judgment method. Especially when the noise is white Gaussian noise, optimal reception with a small error rate is performed. FIG. 1 shows an example of the configuration of a digital signal receiving circuit to which this method is applied, which receives an NRZ signal with added noise.
The received input digital signal is supplied to an integrator 1, and is also guided to a clock (CK) extractor 2 to extract a clock signal having a period T from the above signal. This clock signal is delayed by a minute time (Δτ) via the delay circuit 3 and applied to the integrator 1. As a result, the integrator 1 has its integral value reset for the first minute period of one cycle, and then integrates the received input digital signal. This integration operation is repeated every cycle. The integrated value output from the integrator 1 is supplied to a comparator 4 and successively compared with a preset comparison reference voltage 5. The voltage value of this comparison reference voltage 5 is set to a/2 (v) , for example, if the level of the NRZ signal takes a value from 0 (v) to a (v) . Then, the comparator 4 outputs, for example, a "1" level signal when the integrated value output exceeds the comparison reference voltage value, and a "0" level signal otherwise, which is sent to the flip-flop 6. is applied to the data input terminal. This flip-flop 6 latches at the trailing edge of the clock signal extracted by the clock extractor 2, and therefore the judgment output of the comparator 4 is 1 of the input digital signal.
It will be latched at the end of the cycle and the data will be output.

従つて、このように構成された受信回路によれ
ば、積分器1による受信入力デイジタル信号の積
分処理によつて、同信号に含まれる1周期間の雑
音成分が平均化され、これによつて雑音の影響を
受けることのないデータ判定が可能となる。
Therefore, according to the receiving circuit configured in this manner, the noise components included in the received input digital signal for one period are averaged by the integration processing of the received input digital signal by the integrator 1, and thereby Data judgment becomes possible without being affected by noise.

さて、このような受信回路をデイジタル回路で
実現する場合、積分器1に導びかれる波形歪を生
じた受信入力デイジタル信号をその1ビツト周期
(データ周期)Tより短い周期T/N(但し、N>
1)で上記信号をサンプリングし、その値をレベ
ル判定して“0”または“1”レベルの信号を
得、この信号を1ビツト周期間Tに亘つて累積加
算してデイジタル積分値とすればよい。そして、
その積分値が所定値N/2より大きい場合に、こ
れをデータ“1”として判定するようにすればよ
い。
Now, when realizing such a receiving circuit with a digital circuit, the receiving input digital signal with waveform distortion that is led to the integrator 1 is processed with a period T/N (however, N>
If the above signal is sampled in step 1), the level of the value is determined to obtain a "0" or "1" level signal, and this signal is cumulatively added over a 1-bit period T to obtain a digital integral value. good. and,
If the integral value is larger than a predetermined value N/2, this may be determined as data "1".

然し乍らこのようにして単純に受信回路をデイ
ジタル回路化した場合、例えば受信信号のS/N
が低下すると、クロツク抽出器2による抽出クロ
ツク信号にジツタが生じ、この結果データの誤り
率が増加すると云う不都合がある。また受信信号
がPSK信号の場合には、受信変調信号と再生搬
送波とを乗算検波した信号は先のNRZ信号と同
様なものとなるが、変調信号が帯域制限されてい
る上記乗算検波出力信号が正弦波的な波形とな
る。この為、データの変換点付近では変調信号の
振幅が小さくなり、雑音の影響を大きく受ける。
従つて検波出力であるベースバンド信号に多くの
ジツタが生じ、データ誤り率が非常に大きくなる
不具合が生じた。
However, if the receiving circuit is simply converted into a digital circuit in this way, for example, the S/N of the received signal
When the clock signal is lowered, jitter occurs in the clock signal extracted by the clock extractor 2, and as a result, there is a disadvantage that the data error rate increases. Furthermore, when the received signal is a PSK signal, the signal obtained by multiplying and detecting the received modulated signal and the regenerated carrier wave is similar to the NRZ signal described above, but the multiplicative detection output signal in which the modulated signal is band-limited is The waveform becomes a sine wave. Therefore, the amplitude of the modulated signal becomes small near the data conversion point, and it is greatly affected by noise.
Therefore, a large amount of jitter occurs in the baseband signal that is the detection output, resulting in a problem that the data error rate becomes extremely large.

本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、データ誤り率が
小さく、しかもデイジタル的に簡易に信号処理を
行い得る実用性の高いデイジタル信号受信回路を
提供することにある。
The present invention has been made in consideration of these circumstances, and its purpose is to provide a highly practical digital signal receiving circuit that has a low data error rate and can perform signal processing digitally and easily. It's about doing.

本発明の概要は、受信入力デイジタル信号を複
数のタイムスロツトに分割し、その信号レベルを
判定してなる信号列を1ビツトタイムスロツト期
間、つまり上記入力デイジタル信号の1データ周
期間に亘つて累積加算してデイジタル積分するに
際し、上記信号列に対してタイムスロツトに対応
して、上記1データ周期の中央部分での重みが重
くなるように予め段階的に設定された重み付け係
数を用いた重み付け処理を施こすようにしたもの
であり、これによつてデータ誤り率の改善を図つ
て上述した目的を効果的に達成したものである。
The outline of the present invention is to divide a received input digital signal into a plurality of time slots, determine the signal level, and accumulate a signal train over one bit time slot period, that is, one data period of the input digital signal. When performing addition and digital integration, weighting processing is performed using weighting coefficients that are set in advance in stages so that the weight at the center of one data cycle becomes heavier in accordance with the time slot for the signal sequence. In this way, the data error rate is improved and the above-mentioned objective is effectively achieved.

以下、図面を参照して本発明の一実施例につき
説明する。
Hereinafter, one embodiment of the present invention will be described with reference to the drawings.

第2図は本発明の基本的な概念を説明する為の
回路構成図であり、時分割回路A、乗算積分回路
B、比較判定回路C、そしてタイミング発生回路
Dによつて構成される。またこれらの各部回路
A,B,C,Dは全て全デイジタル的に構成され
ている。
FIG. 2 is a circuit configuration diagram for explaining the basic concept of the present invention, and is composed of a time division circuit A, a multiplication/integration circuit B, a comparison/judgment circuit C, and a timing generation circuit D. Further, each of these circuits A, B, C, and D is entirely digitally constructed.

さて、受信入力デイジタル信号は、時分割回路
Aに導びかれると共に、タイミング発生回路Dに
導びかれている。このタイミング発生回路Dは、
クロツク再生回路10にて上記入力デイジタル信
号中に含まれるクロツク信号を再生抽出し、同信
号の1ビツト周期に相当した周期Tなるクロツク
信号CKを出力している。このクロツク信号CKを
入力する逓倍回路11は、同クロツク信号CKを
N逓倍し、周期T/Nなる高速クロツク信号
HCKを生成し、これを前記時分割回路Aおよび
乗算積分回路Bにそれぞれ供給している。一方、
前記クロツク信号CKは遅延回路12に入力され
時間τ1遅延されている。またこの遅延回路12に
よる遅延出力は第2の遅延回路13に入力され
て、更に時間τ2遅延されている。これらの遅延回
路12,13によるクロツク信号CKの遅延出力
CK(1),CK(2)は後述するカウンタのリセツト信
号、カウント禁止信号として前記乗算積分回路B
にそれぞれ与えられている。このようなタイミン
グ発生回路Dが出力するタイミング制御された信
号を受けて受信入力デイジタル信号のデータ再生
が行われる。
Now, the received input digital signal is guided to the time division circuit A and also to the timing generation circuit D. This timing generation circuit D is
A clock reproducing circuit 10 reproduces and extracts the clock signal contained in the input digital signal, and outputs a clock signal CK having a period T corresponding to one bit period of the input digital signal. A multiplier circuit 11 inputting this clock signal CK multiplies the clock signal CK by N to produce a high-speed clock signal with a period of T/N.
HCK is generated and supplied to the time division circuit A and the multiplication/integration circuit B, respectively. on the other hand,
The clock signal CK is input to a delay circuit 12 and delayed by a time τ1 . Further, the delayed output from this delay circuit 12 is inputted to a second delay circuit 13, where it is further delayed by a time τ 2 . Delayed output of clock signal CK by these delay circuits 12 and 13
CK (1) and CK (2) are used as counter reset signals and count prohibition signals, which will be described later, in the multiplication/integration circuit B.
are given respectively. In response to the timing-controlled signal output from the timing generating circuit D, data reproduction of the received input digital signal is performed.

さて、時分割回路Aは例えばリミツテイング増
幅器によつて構成される判定回路14と、前記高
速クロツク信号HCKを受けてラツチ動作するフ
リツプフロツプ(FF)15によつて実現される。
判定回路14は、雑音によつて波形歪を受けて受
信入力デイジタル信号を所定のレベルで弁別し、
“1”または“0”レベルからなる信号に波形整
形しており、フリツプフロツプ15はこの信号を
上記高速クロツク信号HCKに従つて複数のタイ
ムスロツトに分割している。これにより、時分割
回路Aの出力信号は周期T/Nのレベル判定され
た時分割データとなる。
Now, the time division circuit A is realized by a determination circuit 14 constituted by, for example, a limiting amplifier, and a flip-flop (FF) 15 which performs a latch operation in response to the high speed clock signal HCK.
The determination circuit 14 discriminates the received input digital signal at a predetermined level due to waveform distortion due to noise.
The waveform is shaped into a signal consisting of a "1" or "0" level, and the flip-flop 15 divides this signal into a plurality of time slots in accordance with the high speed clock signal HCK. As a result, the output signal of the time division circuit A becomes time division data whose level has been determined with a period of T/N.

しかして、この時分割回路Aを介してデータ形
式変換された受信入力デイジタル信号の時分割デ
ータは、乗算積分回路Bのゲート回路16を介し
てカウンタ17に取込まれている。このゲート回
路16は前記高速クロツク信号HCKを受けてゲ
ート動作するもので、これにより上記時分割され
たデータが、そのタイムスロツト毎に抽出され
る。カウンタ17は、このゲート回路16を介し
て抽出されるデータを順次計数するものである
が、その計数動作は前記遅延されたクロツク信号
CK(1),CK(2)により制御されている。即ち、ク
ロツク信号CK(1)はリセツト信号としてカウンタ
17に印加され、カウンタ17は1データ周期の
開始から時間τ1を経たとき、その計数値を「0」
にリセツトされている。つまり、この時間τ1に入
力されるデータは、重み係数“0”が乗ぜられて
計数されることになり、実際にはカウンタ17の
計数には寄与しないようになつている。また、こ
のリセツトタイミングから時間τ2を経過してカウ
ンタ17に印加されるクロツク信号CK(2)は、イ
ンヒビツト制御、つまりカウンタ17の計数動作
を停止させるものである。従つて、この時間τ2
間に入力されるデータは、重み係数“1”が乗ぜ
られて計数に供され、この時間τ2を経過したのち
に入力されるデータは再び重み係数“0”が乗ぜ
られて計数に寄与しないように制御される。換言
すれば、上記時間τ2の間だけデータが計数に供さ
れ、カウンタ17はこの期間データ“1”を累積
的に計数することになる。また重み係数の付与
は、カウンタ17の計数を可能ならしめるか否か
によつて示され、上記分割されたタイムスロツト
に応じて“0”または“1”なる重み付けがデー
タに対して施されたことになる。
The time-division data of the received input digital signal whose data format has been converted through the time-division circuit A is taken into the counter 17 through the gate circuit 16 of the multiplication and integration circuit B. This gate circuit 16 performs a gate operation in response to the high speed clock signal HCK, whereby the time-divided data is extracted for each time slot. The counter 17 sequentially counts the data extracted through the gate circuit 16, and its counting operation is performed using the delayed clock signal.
Controlled by CK (1) and CK (2) . That is, the clock signal CK (1) is applied to the counter 17 as a reset signal, and the counter 17 sets its count value to "0" when time τ 1 has passed from the start of one data period.
has been reset to . In other words, the data input at this time τ 1 is multiplied by a weighting coefficient "0" and counted, and does not actually contribute to the count of the counter 17. Further, the clock signal CK ( < 2) applied to the counter 17 after a time τ 2 has elapsed from this reset timing is used for inhibit control, that is, to stop the counting operation of the counter 17. Therefore, data input during this time τ 2 is multiplied by a weighting coefficient of “1” and subjected to counting, and data input after this time τ 2 is multiplied by a weighting coefficient of “0” again. is multiplied and controlled so that it does not contribute to counting. In other words, the data is counted only during the time τ 2 , and the counter 17 cumulatively counts the data "1" during this period. Furthermore, the assignment of weighting coefficients is indicated by whether or not counting by the counter 17 is enabled, and the weighting of "0" or "1" is applied to the data according to the divided time slots. It turns out.

しかしてカウンタ17は、1データ期間に亘つ
て重み付けされたデータを計数し、データ“1”
の個数に相当した計数値を得ることになる。特に
このように“0”あるいは“1”なる重み付けを
行う上述した例にあつては、1データ周期の前縁
部および後縁部を除く安定した中央部データ領域
のデータを重要視した重み付けを行うことに相当
する。そして、このような重み付けがなされたデ
ータの計数値は比較判定回路Cの比較器18に導
びかれ、比較基準値と比較される。この比較基準
値は、上記したタイムスロツト数がNであり、計
数に供するタイムスロツト数がM(N>M)であ
ることから例えばM/2に設定される。そして比
較器18では、カウンタ17による計数値がN/
2を越えるとき、これをビツトデータが“1”で
あると判定して“1”データを出力し、それ以外
のときには“0”データを出力する。この判定デ
ータはフリツプフロツプ19にラツチされたの
ち、出力される。
Therefore, the counter 17 counts the weighted data over one data period, and calculates the data "1".
A count value corresponding to the number of objects will be obtained. In particular, in the above-mentioned example of weighting "0" or "1", weighting that emphasizes data in a stable central data area excluding the leading and trailing edges of one data period is applied. It corresponds to doing. The count value of the data weighted in this way is then led to the comparator 18 of the comparison/judgment circuit C, and compared with the comparison reference value. This comparison reference value is set to, for example, M/2 since the number of time slots mentioned above is N and the number of time slots used for counting is M (N>M). Then, in the comparator 18, the count value by the counter 17 is N/
When it exceeds 2, it is determined that the bit data is "1" and "1" data is output; otherwise, "0" data is output. This judgment data is latched in flip-flop 19 and then output.

第3図a〜iは上記第2図に示す回路の動作を
示す信号波形図であり、同図aは波形歪を生じた
NRZ信号からなる受信入力デイジタル信号を示
しており、同信号は時分割回路Aにおいて同図b
に示す如くレベル判定される。また第3図cは上
記受信入力デイジタル信号から再生されたクロツ
ク信号CK、同図dは上記クロツク信号CKを逓倍
してなる高速クロツク信号HCK、そして同図e,
fはそれぞれ遅延クロツク信号CK(1),CK(2)
信号波形を示している。しかしてカウンタ17
は、第3図bに示される信号を同図dに示す高速
クロツク信号HCKによつて分割されたタイムス
ロツトで抽出してこれを計数し、第3図gに示す
如き計数値を得る。この例ではM=5であるか
ら、比較器18では5/2を比較基準値として上
記計数値を比較しており、計数値が5/2を越え
たとき第3図hに示すように判定出力を得てい
る。そしてこの判定出力は、1データ期間遅れた
タイミングで前記フリツプフロツプ19にラツチ
され、第3図iに示すように出力される。
Figure 3 a to i are signal waveform diagrams showing the operation of the circuit shown in Figure 2 above, and figure a is a signal waveform diagram showing the operation of the circuit shown in Figure 2 above.
The figure shows a received input digital signal consisting of an NRZ signal, and the signal is sent to the time division circuit A as shown in Figure b.
The level is determined as shown in . 3c shows a clock signal CK reproduced from the received input digital signal, d shows a high-speed clock signal HCK obtained by multiplying the clock signal CK, and e,
f indicates the signal waveforms of the delayed clock signals CK (1) and CK (2) , respectively. However, counter 17
extracts the signal shown in FIG. 3b at time slots divided by the high speed clock signal HCK shown in FIG. 3d and counts the extracted signal to obtain the counted value shown in FIG. 3g. In this example, since M=5, the comparator 18 compares the above counted values using 5/2 as the comparison reference value, and when the counted value exceeds 5/2, a judgment is made as shown in Fig. 3h. I am getting output. This judgment output is latched in the flip-flop 19 at a timing delayed by one data period, and is outputted as shown in FIG. 3i.

以上のように本回路によれば、複数のタイムス
ロツトに分割したデータに“1”または“0”の
重み付けをして、これをカウンタ17により計数
している。この実施例では、カウンタ17による
データの計数を許容するか否かの制御が上記
“1”または“0”の重み付けに相当する。この
重み付けによつてデータ変換点付近の雑音影響の
多いデータを無効とし、データ中央部の判定結果
をデイジタル的に積分して、その積分結果からデ
ータ判別することになるので、従来のようなジツ
タや変調信号の振幅が小さい故に生じるベースバ
ンド信号のジツタに起因するデータの判定誤りを
大幅に少なくすることができる。つまりデータの
誤り率の大幅な改善を図り得る。しかも、上述し
た重み付け処理と云う簡易な信号処理によつて大
きな効果を期待することができる。
As described above, according to the present circuit, data divided into a plurality of time slots is weighted with "1" or "0", and this is counted by the counter 17. In this embodiment, the control of whether or not to allow the counter 17 to count data corresponds to the above-mentioned weighting of "1" or "0". This weighting invalidates the data that is affected by noise near the data conversion point, digitally integrates the judgment results in the center of the data, and discriminates the data based on the integration results. It is possible to significantly reduce data judgment errors caused by jitter in the baseband signal caused by the small amplitude of the modulated signal. In other words, it is possible to significantly improve the data error rate. Moreover, great effects can be expected by simple signal processing called the weighting process described above.

第4図は上記カウンタ17におけるデータ計数
期間とデータ期間(1ビツト周期)との比を変化
させたときのビツト誤り率につき実験した結果を
示すもので、横軸に上記比、縦軸にビツト誤り率
を示してある。この実験結果から明らかなよう
に、上記比Rを0.7程度にした場合、つまりデー
タ変換点付近の重み係数を“0”とした場合、ビ
ツト誤り率を大幅に改善することが可能となる。
尚、R=0とすることは、データの瞬時判定を意
味するが、この瞬時判定に比較しても本回路のビ
ツト誤り率改善効果が非常に大きいことが明らか
である。従つて、本回路における重み付け処理
は、ビツト誤り率改善に対して、簡易で且つ非常
に大きな効果が奏せられることが裏付けられる。
Figure 4 shows the results of an experiment on the bit error rate when the ratio between the data counting period and the data period (one bit period) in the counter 17 was changed, with the horizontal axis showing the above ratio and the vertical axis showing the bit error rate. Error rates are shown. As is clear from the results of this experiment, when the ratio R is set to about 0.7, that is, when the weighting coefficient near the data conversion point is set to "0", it is possible to significantly improve the bit error rate.
Note that setting R=0 means instantaneous judgment of data, and it is clear that the bit error rate improvement effect of this circuit is very large even when compared with this instantaneous judgment. Therefore, it is confirmed that the weighting process in this circuit is simple and has a very large effect on improving the bit error rate.

さて、第5図は本発明の実施例を示す要部構成
図で、乗算積分回路Bの特徴ある構成例を示して
いる。ここに示されるものは、複数のタイムスロ
ツトに分割されたデータを乗算器20に入力し、
メモリ21から順次タイムスロツトに対応して読
出される重み係数を乗じたのち、この乗算出力を
加算器22に入力して累積加算するように構成し
たものである。この加算器22は、クロツク信号
CKの立上り点でリセツトされるもので、この加
算器22の出力を判定する比較判定回路Cは、こ
のリセツト直前の加算値データを判定検出する如
く構成される。またメモリ21は、高速クロツク
信号HCKに同期して予め設定された重み係数を
順次読出すものである。
Now, FIG. 5 is a block diagram showing a main part of an embodiment of the present invention, and shows an example of a characteristic structure of the multiplication/integration circuit B. In FIG. What is shown here inputs data divided into a plurality of time slots to a multiplier 20,
After being multiplied by weighting coefficients sequentially read out from the memory 21 corresponding to the time slots, the multiplication output is input to the adder 22 for cumulative addition. This adder 22 receives the clock signal
It is reset at the rising point of CK, and the comparison/determination circuit C for determining the output of this adder 22 is configured to determine and detect the added value data immediately before the reset. Further, the memory 21 sequentially reads out preset weighting coefficients in synchronization with the high speed clock signal HCK.

かくしてこのような乗算積分回路Bを備えた信
号受信回路に、例えば第6図aに示すようにデー
タによつて三角波の極性が変化する受信入力デイ
ジタル信号を入力するものとすれば、同信号は時
分割回路Aにて第6図bに示すようにレベル判定
される。またタイミング発生回路Dは上記デイジ
タル信号から、第6図cに示すクロツク信号CK
を抽出し、このクロツク信号CKに従つて同図d
に示す高速クロツク信号HCKを生成している。
メモリ21は、この高速クロツク信号を受けて第
6図eに示すように重み係数を例えば「1」「2」
「3」「4」「5」「4」…と云うように読出してお
り、乗算器20にて入力信号の重み付けがなされ
ることになる。従つて、この重み付けされたデー
タの加算器22による累積加算値は第6図fに示
すように変化し、従つて、1データ周期終了直前
の累積加算値を所定値と比較してデータ判定すれ
ば、同図gに示す如き出力データを得ることがで
きる。つまり、入力デイジタル信号のS/Nは、
三角波の各時刻における振幅によつて異なること
から、その振幅に対応した(ここでは比例した例
を示す)重み付けを行つたのち、デイジタル積分
してそのレベル判定することによつて、効果的な
データ再生が行われる。そして、この場合にあつ
ても先の実施例と同様にビツト誤り率の大幅な改
善を図ることが可能となる。
Thus, if a received input digital signal whose triangular wave polarity changes depending on the data is input to a signal receiving circuit equipped with such a multiplication/integration circuit B, for example, as shown in FIG. The level is determined in the time division circuit A as shown in FIG. 6b. Further, the timing generating circuit D generates a clock signal CK shown in FIG. 6c from the above digital signal.
d in the same figure according to this clock signal CK.
It generates the high-speed clock signal HCK shown in the figure below.
In response to this high-speed clock signal, the memory 21 sets the weighting coefficients to, for example, "1" and "2" as shown in FIG. 6e.
The input signals are read out as "3", "4", "5", "4", etc., and the input signals are weighted by the multiplier 20. Therefore, the cumulative addition value of the weighted data by the adder 22 changes as shown in FIG. For example, it is possible to obtain output data as shown in FIG. In other words, the S/N of the input digital signal is
Since the amplitude of the triangular wave varies depending on the amplitude at each time, effective data can be obtained by weighting according to the amplitude (here, a proportional example is shown) and then digitally integrating it to determine its level. Playback occurs. Even in this case, it is possible to significantly improve the bit error rate as in the previous embodiment.

尚、メモリ21に予め設定する重み係数は、受
信入力デイジタル信号の波形に応じて定めておけ
ばよく、受信対象とする信号もNRZ信号に限定
されるものではない。またここでは、乗算器20
は、判定出力データが“1”なるとき、重み係数
値をデータ出力し、上記データが“0”なると
き、重み係数値を極性反転してデータ出力する例
につき示したが、特に限定されないことは云うま
でもない。
Note that the weighting coefficients set in advance in the memory 21 may be determined in accordance with the waveform of the received input digital signal, and the signal to be received is not limited to the NRZ signal. Also here, the multiplier 20
has shown an example in which when the judgment output data becomes "1", the weighting coefficient value is outputted as data, and when the above data becomes "0", the polarity of the weighting coefficient value is inverted and the data is outputted, but this is not particularly limited. Needless to say.

以上、本発明に係るデイジタル信号受信回路の
実施例につき説明したが、本発明はこれらの実施
例にのみ限定されるものではない。
Although the embodiments of the digital signal receiving circuit according to the present invention have been described above, the present invention is not limited only to these embodiments.

また実施例では、受信入力デイジタル信号から
クロツク信号を抽出し、これを逓倍して高速クロ
ツク信号を生成したが、具体的には第7図に示す
ようにタンク回路31を用いて入力デイジタル信
号の共振出力を抽出し、この共振出力を判定器3
2を用いて波形整形したのち逓倍器33を介して
高速クロツク信号を得るようにすればよい。
In the embodiment, the clock signal is extracted from the received input digital signal and multiplied to generate a high-speed clock signal. Specifically, as shown in FIG. 7, a tank circuit 31 is used to extract the clock signal from the input digital signal. Extract the resonance output and send this resonance output to the judge 3
The high speed clock signal may be obtained through the multiplier 33 after the waveform is shaped using the clock signal 2.

また第8図に示すように発振器34、分周器3
5、位相比較器36、低域波器37を用いて
PLL回路を構成し、判定器38を介して波形整
形して取出される受信入力デイジタル信号のクロ
ツク成分と位相比較してループを安定化させた状
態で、上記発振器34から高速クロツク信号を取
出すようにしても良いことは勿論のことである。
In addition, as shown in FIG.
5. Using the phase comparator 36 and low frequency filter 37
A PLL circuit is constructed, and the high-speed clock signal is extracted from the oscillator 34 after the loop is stabilized by comparing the phase with the clock component of the received input digital signal which is waveform-shaped and extracted through the determiner 38. Of course, it is fine to do so.

更には受信される信号がPSK信号やFSK信号
である場合には、その搬送波信号をそのまま高速
クロツク信号として用いることもできる。従つ
て、この場合にはタイミング発生回路Dの構成を
大幅に簡易化することができ、実用的利点が多大
である。要するに本発明はその要旨を逸脱しない
範囲で種々変化して実施することができ、重み付
けの係数設定等、仕様に応じて定めればよい。
Furthermore, if the received signal is a PSK signal or FSK signal, the carrier wave signal can be used as it is as a high-speed clock signal. Therefore, in this case, the configuration of the timing generation circuit D can be greatly simplified, which has many practical advantages. In short, the present invention can be implemented with various changes without departing from the gist thereof, and the weighting coefficient settings and the like may be determined according to the specifications.

以上詳述したように本発明によれば、比較的簡
易にしてデータ(ビツト)誤り率の大幅な改善を
図ることができ、極めて効果的に全デイジタル回
路化を可能とする等の絶大なる効果を奏する実用
性の高いデイジタル信号受信回路をここに提供す
ることができる。
As described in detail above, according to the present invention, it is possible to significantly improve the data (bit) error rate with relative simplicity, and it has tremendous effects such as making it possible to implement an all-digital circuit extremely effectively. A highly practical digital signal receiving circuit that achieves this can be provided here.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来回路の一例を示す回路構成図、第
2図は本発明の基本概念を説明する為の回路構成
図、第3図a〜iは第2図に示す回路の動作波形
図、第4図はビツト誤り率の改善効果を示す実験
データの特性図、第5図は本発明の実施例を示す
要部構成図、第6図a〜gは第5図に示す実施例
回路の動作波形図、第7図および第8図はそれぞ
れ高速クロツク信号生成用の回路の構成例を示す
図である。 A…時分割回路、B…乗算積分回路、C…比較
判定回路、D…タイミング発生回路、10…クロ
ツク抽出回路、11…逓倍回路、12,13…遅
延回路、14…判定回路、15,19…フリツプ
フロツプ、16…ゲート回路、17…カウンタ、
18…比較器、20…乗算器、21…メモリ、2
2…加算器、31…タンク回路、32…判定器、
33…逓倍回路、34…発振器、35…分周器、
36…位相比較器、37…低域波器、38…判
定器。
FIG. 1 is a circuit configuration diagram showing an example of a conventional circuit, FIG. 2 is a circuit configuration diagram for explaining the basic concept of the present invention, and FIGS. 3 a to 3 are operational waveform diagrams of the circuit shown in FIG. Fig. 4 is a characteristic diagram of experimental data showing the effect of improving the bit error rate, Fig. 5 is a main part configuration diagram showing an embodiment of the present invention, and Figs. The operational waveform diagrams of FIGS. 7 and 8 are diagrams each showing an example of the configuration of a circuit for generating a high-speed clock signal. A... Time division circuit, B... Multiplication/integration circuit, C... Comparison/judgment circuit, D... Timing generation circuit, 10... Clock extraction circuit, 11... Multiplication circuit, 12, 13... Delay circuit, 14... Judgment circuit, 15, 19 ...flip-flop, 16...gate circuit, 17...counter,
18... Comparator, 20... Multiplier, 21... Memory, 2
2... Adder, 31... Tank circuit, 32... Determiner,
33... Multiplier circuit, 34... Oscillator, 35... Frequency divider,
36... Phase comparator, 37... Low frequency device, 38... Judgment device.

Claims (1)

【特許請求の範囲】[Claims] 1 受信入力デイジタル信号の1ビツトタイムス
ロツト期間を複数のタイムスロツトに分割して各
タイムスロツトにおける信号レベルを判定する時
分割回路と、上記1ビツトタイムスロツト期間を
分割してなる複数のタイムスロツトにそれぞれ対
応して前記1ビツトタイムスロツト期間の中央部
分での重みが大きくなる如く3値以上の多値に亘
つて予め段階的に設定された重み付け係数を格納
したメモリと、上記各タイムスロツトに応じて前
記時分割回路でレベル判定された信号に前記メモ
リに格納されている重み付け係数を乗じて前記各
タイムスロツトの信号に所定の重み付けを施す乗
算回路と、この乗算回路で重み付け処理された信
号を前記受信入力デイジタル信号の1ビツトタイ
ムスロツト期間に亙つて積分する積分回路と、こ
の積分回路によつて求められた積分値出力を所定
値と比較して信号弁別する比較回路とを具備した
ことを特徴とするデイジタル信号受信回路。
1. A time division circuit that divides the 1-bit time slot period of the received input digital signal into a plurality of time slots and determines the signal level in each time slot, and a plurality of time slots formed by dividing the 1-bit time slot period. A memory storing weighting coefficients set in advance in stages over three or more values such that the weight at the center of the 1-bit time slot period increases correspondingly, and a multiplication circuit that applies a predetermined weight to the signal of each time slot by multiplying the signal whose level has been determined by the time division circuit by a weighting coefficient stored in the memory; The present invention includes an integrating circuit that integrates the received input digital signal over a 1-bit time slot period, and a comparison circuit that compares the integral value output obtained by the integrating circuit with a predetermined value to discriminate the signal. Features a digital signal receiving circuit.
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