JPH01272160A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH01272160A JPH01272160A JP10117288A JP10117288A JPH01272160A JP H01272160 A JPH01272160 A JP H01272160A JP 10117288 A JP10117288 A JP 10117288A JP 10117288 A JP10117288 A JP 10117288A JP H01272160 A JPH01272160 A JP H01272160A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明はサージ等に強いＭＯＳトランジスタの製造方
法に関する。
法に関する。
従来のサージに対する耐性を向上させるための改良を施
したＭＯＳトランジスタとしては、例えば、特開昭５９
−９４８７４号公報に記載されているようなものがある
。。
したＭＯＳトランジスタとしては、例えば、特開昭５９
−９４８７４号公報に記載されているようなものがある
。。
第４図は、上記の如きＭＯＳトランジスタの一例の断面
図である。
図である。
第４図に示されるＭＯＳトランジスタは、Ｐ型半導体基
板２１の一主面側に形成されたＮ＋型のソース拡散領域
２２とＮ＋型のドレイン拡散領域２３と、・アルミニウ
ムによって形成されたソース電極２４及びドレイン電極
２５と、これらソース電極２４とドレイン電極２５との
間に酸化膜２７で絶縁されたゲート電極２６とを具備し
ている。
板２１の一主面側に形成されたＮ＋型のソース拡散領域
２２とＮ＋型のドレイン拡散領域２３と、・アルミニウ
ムによって形成されたソース電極２４及びドレイン電極
２５と、これらソース電極２４とドレイン電極２５との
間に酸化膜２７で絶縁されたゲート電極２６とを具備し
ている。
さらに、ソース電極２４の下に、このソース電極２４と
電気的に接続され、前記基板２１と同じＰ型で、かつ基
板２１より高濃度、即ちＰ＋型のソ−ス側拡散領域２８
が形成されて、ソース電極冴はソース拡散領域２２と基
板２１との共通電極となっておシ、またドレイン拡散領
域２３の下面に接して、Ｐ＋型拡散領域２９が形成され
ている。
電気的に接続され、前記基板２１と同じＰ型で、かつ基
板２１より高濃度、即ちＰ＋型のソ−ス側拡散領域２８
が形成されて、ソース電極冴はソース拡散領域２２と基
板２１との共通電極となっておシ、またドレイン拡散領
域２３の下面に接して、Ｐ＋型拡散領域２９が形成され
ている。
さらに、２つのＰ＋型拡散領域２８．２９の間で、かつ
基板２１０表面から所定の深さに埋め込まれてなるＰ＋
型の埋め込みＰ＋型拡散領域３０ａ、３０ｂが形成され
ており、これらの埋め込みＰ＋型拡散領域３０ａ 、
３０ｂのソース側の端部はソース側Ｐ＋型拡散領域２８
の下部に連接されていると共に、ドレイン側の端部はド
レイン側Ｐ＋型拡散領域２９の下面に近接されるように
拡張形成されている。
基板２１０表面から所定の深さに埋め込まれてなるＰ＋
型の埋め込みＰ＋型拡散領域３０ａ、３０ｂが形成され
ており、これらの埋め込みＰ＋型拡散領域３０ａ 、
３０ｂのソース側の端部はソース側Ｐ＋型拡散領域２８
の下部に連接されていると共に、ドレイン側の端部はド
レイン側Ｐ＋型拡散領域２９の下面に近接されるように
拡張形成されている。
このように構成されたＭＯＳトランジスタの製造方法を
第５図を用いて説明する。まず、第５図（ａ）に示すご
とく、Ｐ型半導体基板４１にＰ＋型拡散領域４２を形成
した後、同図（ｂ）に示すごとく、基板４１と同じＰ型
層４３をエピタキシャル成長させて、上記Ｐ＋型拡散領
域４２を埋め込む。次に同図（Ｃ）に示すごとく、上記
Ｐ型層４３の表面にフィールド酸化膜を形成しドレイン
側Ｐ＋型拡散領域４４及びソース側Ｐ 型拡散領域４５
の形成予定部分に孔を開け、次にボロンを選択拡散して
ドレイン側Ｐ＋型拡散領域４４及びソース側Ｐ＋型拡散
領域４５を形成する。このとき、ソース側Ｐ＋型拡散領
域４５は、上記埋め込みｐ ＋ ２拡散領域４２に連接
するように拡散させ、またフィールド酸化膜は除去する
。次に同図（ｄ）に示すごとく、基板表面の素子形成領
域にゲート酸化膜４６を形成し、さらにポリシリコンを
ＣＶＤ等で全面に形成し、ゲート電極４７を形成するよ
うにエツチングした後、Ｎ＋型のソース拡散領域４８及
びＮ＋型のドレイン拡散領域４９を形成する。そして同
図（ｅ）に示すごとく、全面をＰＳＧ層５０で覆った後
、ソース拡散領域４８とドレイン拡散領域４９のコンタ
クト面の前記Ｐ２Ｏ層５０及びゲート酸化膜４６を除去
し、アルミニウムのパターンユングを行ってソース電極
５１とドレイン電極５２を形成する。
第５図を用いて説明する。まず、第５図（ａ）に示すご
とく、Ｐ型半導体基板４１にＰ＋型拡散領域４２を形成
した後、同図（ｂ）に示すごとく、基板４１と同じＰ型
層４３をエピタキシャル成長させて、上記Ｐ＋型拡散領
域４２を埋め込む。次に同図（Ｃ）に示すごとく、上記
Ｐ型層４３の表面にフィールド酸化膜を形成しドレイン
側Ｐ＋型拡散領域４４及びソース側Ｐ 型拡散領域４５
の形成予定部分に孔を開け、次にボロンを選択拡散して
ドレイン側Ｐ＋型拡散領域４４及びソース側Ｐ＋型拡散
領域４５を形成する。このとき、ソース側Ｐ＋型拡散領
域４５は、上記埋め込みｐ ＋ ２拡散領域４２に連接
するように拡散させ、またフィールド酸化膜は除去する
。次に同図（ｄ）に示すごとく、基板表面の素子形成領
域にゲート酸化膜４６を形成し、さらにポリシリコンを
ＣＶＤ等で全面に形成し、ゲート電極４７を形成するよ
うにエツチングした後、Ｎ＋型のソース拡散領域４８及
びＮ＋型のドレイン拡散領域４９を形成する。そして同
図（ｅ）に示すごとく、全面をＰＳＧ層５０で覆った後
、ソース拡散領域４８とドレイン拡散領域４９のコンタ
クト面の前記Ｐ２Ｏ層５０及びゲート酸化膜４６を除去
し、アルミニウムのパターンユングを行ってソース電極
５１とドレイン電極５２を形成する。
上記の如きサージに対する耐性を向上させるための改良
を施したＭＯＳトランジスタの製造方法においては、Ｎ
ドレイン拡散領域４９の底面に接するようにＰ 型拡
散領域４４を形成してドレイン−基板間にツェナーダイ
オードを形成し、さらにツェナーダイオードの直列抵抗
を小さくするために埋め込みＰ 型拡散領域を形成して
いる。
を施したＭＯＳトランジスタの製造方法においては、Ｎ
ドレイン拡散領域４９の底面に接するようにＰ 型拡
散領域４４を形成してドレイン−基板間にツェナーダイ
オードを形成し、さらにツェナーダイオードの直列抵抗
を小さくするために埋め込みＰ 型拡散領域を形成して
いる。
さらＫこの埋め込みＰ 型拡散領域をソース電極に近接
させる為にソース側Ｐ＋型拡散領域を深く形成していて
、それぞれの構造を形成するために製造プロセスが非常
に複雑になる。特に埋め込み層を形成する必要があるた
め、非常に製造コストが高くなるという問題が生じる。
させる為にソース側Ｐ＋型拡散領域を深く形成していて
、それぞれの構造を形成するために製造プロセスが非常
に複雑になる。特に埋め込み層を形成する必要があるた
め、非常に製造コストが高くなるという問題が生じる。
本発明は、上記の如き従来技術の問題を解決するために
為されたものであシ、よシサージ等に強いＭＯＳトラン
ジスタを簡単なプロセスで安価に製造する事ができる、
ＭＯＳトランジスタの製造方法を提供することを目的と
する。
為されたものであシ、よシサージ等に強いＭＯＳトラン
ジスタを簡単なプロセスで安価に製造する事ができる、
ＭＯＳトランジスタの製造方法を提供することを目的と
する。
上記課題を解決するため、本発明のＭＯＳトランジスタ
の製造方法においては、 第一導電型の半導体基板の一主面に絶縁膜を形成する工
程と、 前記半導体基板の所定深さの所定領域に第一導電型の埋
め込み領域となる第一の高濃度領域をイオン注入により
形成する工程と、 前記絶縁膜上の所定領域にゲート電極となる導電領域を
形成する工程と、 前記半導体基板に第二導゛戒型のソース領域となる第二
の高濃度領域およびドレイン領域となる第三の高濃度領
域を所定距離端して、それぞれを前記第一の高濃度領域
に接するように形成する工程と、前記一及び二の高濃度
領域に接するように第一導電型の基板コンタクト領域と
なる第四の高濃度領域を形成する工程と、 から構成されている。
の製造方法においては、 第一導電型の半導体基板の一主面に絶縁膜を形成する工
程と、 前記半導体基板の所定深さの所定領域に第一導電型の埋
め込み領域となる第一の高濃度領域をイオン注入により
形成する工程と、 前記絶縁膜上の所定領域にゲート電極となる導電領域を
形成する工程と、 前記半導体基板に第二導゛戒型のソース領域となる第二
の高濃度領域およびドレイン領域となる第三の高濃度領
域を所定距離端して、それぞれを前記第一の高濃度領域
に接するように形成する工程と、前記一及び二の高濃度
領域に接するように第一導電型の基板コンタクト領域と
なる第四の高濃度領域を形成する工程と、 から構成されている。
まず第一導電型の半導体基板の所定領域の所定深さにイ
オン注入により第一の高濃度領域を形成し半導体基板の
一主面に形成した絶縁層上にゲート電極となる導電領域
を形成しソース及びドレイン領域となる第二導電型の高
濃度領域を所定距離離して、それぞれを第一の高濃度領
域に接するように形成するとともにソース領域となる第
二の高濃度領域に接するようにかつ第一の高濃度領域に
接するように第一導電型の第四の高濃度領域を形成する
ようにしている。
オン注入により第一の高濃度領域を形成し半導体基板の
一主面に形成した絶縁層上にゲート電極となる導電領域
を形成しソース及びドレイン領域となる第二導電型の高
濃度領域を所定距離離して、それぞれを第一の高濃度領
域に接するように形成するとともにソース領域となる第
二の高濃度領域に接するようにかつ第一の高濃度領域に
接するように第一導電型の第四の高濃度領域を形成する
ようにしている。
以下、この発明の実施例を図面に基づいて説明する。第
一図は、この発明の一実施例の製造方法によって製造さ
れるＭＯＳトランジスタの断面図である。
一図は、この発明の一実施例の製造方法によって製造さ
れるＭＯＳトランジスタの断面図である。
まず、Ｐ型半導体基板１の表面に形成された？型のソー
ス拡散領域２及びＮ＋型ドレイン拡散領域３とアルミニ
ウムからなるソース電極４及びドレイン成極５とゲート
酸化膜７を介して形成された例えばポリシリコンからな
るゲート電極６を有する。またソース拡散領域２に隣接
して基板コンタクト領域８が形成されており、ソース電
極４に接続されている。さらに、ソース拡散領域２及び
ドレイン拡散領域３の底面及び基板コンタクト領域８に
接続されるように高濃度埋め込み領域１０が形成されて
いる。
ス拡散領域２及びＮ＋型ドレイン拡散領域３とアルミニ
ウムからなるソース電極４及びドレイン成極５とゲート
酸化膜７を介して形成された例えばポリシリコンからな
るゲート電極６を有する。またソース拡散領域２に隣接
して基板コンタクト領域８が形成されており、ソース電
極４に接続されている。さらに、ソース拡散領域２及び
ドレイン拡散領域３の底面及び基板コンタクト領域８に
接続されるように高濃度埋め込み領域１０が形成されて
いる。
次に、本発明の実施例として、第一図に示すＭＯＳトラ
ンジスタを製造する製造方法を第二図に基づいて説明す
る。
ンジスタを製造する製造方法を第二図に基づいて説明す
る。
まず、第二図（ａ）に示すように、Ｐ型半導体基板１に
フィールド酸化膜９をＬＯＣＯ８法などで形成し、その
後、数１００Ａ〜１０００ Ａ程度のゲート酸化膜７を
形成する。次に同図ら）に示すようにゲート酸化膜７を
とうして１０１４ケ／ｃｍ” ＝ １０”ケ／ｉの注入
量のボロンを約２００ＫｅＶでイオン注入し、高濃度埋
め込み領域１０を形成する。次に同図（Ｃ）に示すよう
に、数１００ＯＡのポリシリコンを堆積し、フォトエツ
チングによってパターンコンクシ、ゲート電極６を形成
する。さらに、５Ｘ１０１’ケ／１”ｌ１１”程度の燐
Ｐ又は砒素Ａｓをイオン注入して、ソース拡散領域２及
びドレイン拡散領域３を形成する。また同様に５ Ｘ
１０１”／−程度のボロンをイオン注入して、基板コン
タクト領域８を形成する（同図（ｄ）参照）。そして、
同図（ｅ）に示すように、全面に数１０００λ〜１μｍ
程度のＰＳＧ膜１膜管５成し、フォトエツチングにより
所定のコンタクトを開ける。また全面に１μｍ程度のア
ルミニウム膜をスパッタ又は電子ビーム蒸着で形成し、
フォトエツチングによりパターンユングし、ソース電極
４．ドレイン電極５を形成する。
フィールド酸化膜９をＬＯＣＯ８法などで形成し、その
後、数１００Ａ〜１０００ Ａ程度のゲート酸化膜７を
形成する。次に同図ら）に示すようにゲート酸化膜７を
とうして１０１４ケ／ｃｍ” ＝ １０”ケ／ｉの注入
量のボロンを約２００ＫｅＶでイオン注入し、高濃度埋
め込み領域１０を形成する。次に同図（Ｃ）に示すよう
に、数１００ＯＡのポリシリコンを堆積し、フォトエツ
チングによってパターンコンクシ、ゲート電極６を形成
する。さらに、５Ｘ１０１’ケ／１”ｌ１１”程度の燐
Ｐ又は砒素Ａｓをイオン注入して、ソース拡散領域２及
びドレイン拡散領域３を形成する。また同様に５ Ｘ
１０１”／−程度のボロンをイオン注入して、基板コン
タクト領域８を形成する（同図（ｄ）参照）。そして、
同図（ｅ）に示すように、全面に数１０００λ〜１μｍ
程度のＰＳＧ膜１膜管５成し、フォトエツチングにより
所定のコンタクトを開ける。また全面に１μｍ程度のア
ルミニウム膜をスパッタ又は電子ビーム蒸着で形成し、
フォトエツチングによりパターンユングし、ソース電極
４．ドレイン電極５を形成する。
以上の製造工程によって第一図に示すＭＯＳトランジス
タが形成される。
タが形成される。
上記製造方法によると、Ｐ型基板にイオン注入によって
所定の深さにＰ 埋め込み領域を形成しゲート電極をマ
スクにＮ 型のソース拡散領域。
所定の深さにＰ 埋め込み領域を形成しゲート電極をマ
スクにＮ 型のソース拡散領域。
ドレイン領域及びＰ＋型基板コンタクト領域をＰ＋型埋
め込み領域に接するまで拡散して形成することにより、
まず、Ｐ 型埋め込み領域をイオン注入で埋め込みＮ＋
型ソース拡散領域、Ｎ＋型ドレイン拡散領域及びＰ＋型
基板コンタクト領域をＰ＋型埋め込み領域に接するまで
拡散させるという簡単なプロセスでサージ等に強いＭＯ
Ｓトランジスタを作成することができる。そして、上記
のような製造方法によって上記のような効果以外に Ｎ
＋型のソース拡散領域の回シを先に埋め込んだＰ＋型埋
め込み領域とＰ 型基板コンタクト領域によって囲まれ
るため、接触面積が大きくなり寄生的に形成される寄生
ＮＰＮ トランジスタのベース抵抗Ｒ１＋（第一図参照
）を小さくすることができ寄生ＮＰＮ トランジスタの
ターンオンひいては２次降服を起こしにくくすることが
できる。また Ｎ＋型のソース拡散領域の底面にもＰ＋
型埋め込み領域１０が形成されているため寄生ＮＰＮ
トランジスタのエミッタとなるＮ 型ソース拡散領域の
周囲が実質ソース電位でシールドされ、実効的なエミッ
タ面積が減少し寄生ＮＰＮ トランジスタのｈＦＥが低
下し寄生ＮＰＮ トランジスタのターンオンひいては２
次降服を起こしにくくすることができる。さらに、先に
埋め込んだＰ＋型埋め込み領域と基板表面とめ距離はＰ
＋型埋め込み領域を埋め込むときに決まシ実質Ｎ＋型の
ソース及びドレイン拡散領域の深さ方向の長さとなる。
め込み領域に接するまで拡散して形成することにより、
まず、Ｐ 型埋め込み領域をイオン注入で埋め込みＮ＋
型ソース拡散領域、Ｎ＋型ドレイン拡散領域及びＰ＋型
基板コンタクト領域をＰ＋型埋め込み領域に接するまで
拡散させるという簡単なプロセスでサージ等に強いＭＯ
Ｓトランジスタを作成することができる。そして、上記
のような製造方法によって上記のような効果以外に Ｎ
＋型のソース拡散領域の回シを先に埋め込んだＰ＋型埋
め込み領域とＰ 型基板コンタクト領域によって囲まれ
るため、接触面積が大きくなり寄生的に形成される寄生
ＮＰＮ トランジスタのベース抵抗Ｒ１＋（第一図参照
）を小さくすることができ寄生ＮＰＮ トランジスタの
ターンオンひいては２次降服を起こしにくくすることが
できる。また Ｎ＋型のソース拡散領域の底面にもＰ＋
型埋め込み領域１０が形成されているため寄生ＮＰＮ
トランジスタのエミッタとなるＮ 型ソース拡散領域の
周囲が実質ソース電位でシールドされ、実効的なエミッ
タ面積が減少し寄生ＮＰＮ トランジスタのｈＦＥが低
下し寄生ＮＰＮ トランジスタのターンオンひいては２
次降服を起こしにくくすることができる。さらに、先に
埋め込んだＰ＋型埋め込み領域と基板表面とめ距離はＰ
＋型埋め込み領域を埋め込むときに決まシ実質Ｎ＋型の
ソース及びドレイン拡散領域の深さ方向の長さとなる。
よってゲート酸化膜７の直ぐ下に形成されるチャネル領
域１４の直ぐ下にＰ 型埋め込み領域１０が形成される
ため、特にチャネル長の短い微細ＭＯ８トランジスタの
パンチスルー防止に多大の効果がある。
域１４の直ぐ下にＰ 型埋め込み領域１０が形成される
ため、特にチャネル長の短い微細ＭＯ８トランジスタの
パンチスルー防止に多大の効果がある。
なお、第三図は第一図のＭＯＳトランジスタをＮ型半導
体基板１２中のＰウェル１３に形成した場合、即ち、０
ＭＯ８構成にした場合の断面図であり、これはＮ型半導
体基板１２にＰウェル領域を形成した後に第二図で示し
た製造方法により容易に形成される。このＭＯＳトラン
ジスタにはソース拡散領域２をエミッタ、Ｎ型半導体基
板１２をコレクタとする寄生縦型ＮＰＮ トランジスタ
が存在するが前述の横型の寄生ＮＰＮ トランジスタの
場合と同様にペース抵抗ＲＢを下げ、さらにｈＦＥを下
げることができラッチアップ防止に効果が太きい。
体基板１２中のＰウェル１３に形成した場合、即ち、０
ＭＯ８構成にした場合の断面図であり、これはＮ型半導
体基板１２にＰウェル領域を形成した後に第二図で示し
た製造方法により容易に形成される。このＭＯＳトラン
ジスタにはソース拡散領域２をエミッタ、Ｎ型半導体基
板１２をコレクタとする寄生縦型ＮＰＮ トランジスタ
が存在するが前述の横型の寄生ＮＰＮ トランジスタの
場合と同様にペース抵抗ＲＢを下げ、さらにｈＦＥを下
げることができラッチアップ防止に効果が太きい。
以上説明し九ように、この発明の製造方法すなわち、第
一導電型の半導体基板の所定領域の所定深さにイオン注
入により第一の高濃度領域を形成し半導体基板の一主面
に形成した絶縁層上にゲート電極となる導電領域を形成
しソース及びドレイン領域となる第二導電型の高濃度領
域を所定距離離して、それぞれを第一の高濃度領域に接
するように形成するとともにソース領域となる第二の高
濃度領域に接するようにかつ第一の高濃度領域に接する
ように第一導電型の基板コンタクト領域となる第四の高
濃度領域を形成するようにしているため、よシサージ等
に強いＭＯＳトランジスタを簡単なプロセスで製造する
ことができ製造コストを低減することができる。
一導電型の半導体基板の所定領域の所定深さにイオン注
入により第一の高濃度領域を形成し半導体基板の一主面
に形成した絶縁層上にゲート電極となる導電領域を形成
しソース及びドレイン領域となる第二導電型の高濃度領
域を所定距離離して、それぞれを第一の高濃度領域に接
するように形成するとともにソース領域となる第二の高
濃度領域に接するようにかつ第一の高濃度領域に接する
ように第一導電型の基板コンタクト領域となる第四の高
濃度領域を形成するようにしているため、よシサージ等
に強いＭＯＳトランジスタを簡単なプロセスで製造する
ことができ製造コストを低減することができる。
第一図は本発明の一実施例の製造方法によって作られる
ＭＯＳトランジスタの断面図、第二図は本発明の一実施
例を説明する説明図、第三図は本実施例の変形例により
製造されるＭＯＳトランジスタの断面図、第四図は従来
のＭＯＳトランジスタの断面図、第五図は従来のＭＯＳ
トランジスタの製造方法を示す工程図。 １・・・Ｐ型半導体基板、２・・・ソース拡散領域、３
・・・ドレイン拡散領域、４・・・ソース電極、５・・
・ドレイン電極、６・・・ゲート電極、７・・・ゲート
酸化膜、８・・・基板コンタクト領域、９・・・フィー
ルド酸化膜、１０・・・高濃度埋め込み領域、１１・・
・ツェナーダイオード 特許 出 願人 日産自動車株式会社 ＷＬ１図 ｉ：Ｐ１！半導イ本基扱 ２ 、ソース拡散鎖塊′３
ニドレイン拡散傾城 ４ ・ ソース叱 右シ５
： ）″レイ〉電 朽ｋ ６： ′Ｔ′ニド
ｔ 右位７ ： ケ°ニ ト 酔イヒ月莢 ８ 、
蟇を反コンタクトＭ土或゛９ ： フィー」しドｇ１歳
化現−１０： 高濃度を毘九に傾に父１１ ： ｚｏ
１４： ＋サネ１しｆｉｉｆ
ｉ’第２図 第３図 １２：Ｎ型手犀イ本基ｔＦＬ １３：Ｐウニ）し１５
：屈間＃ＩＩ！峰ハ夷（ＰＳＧ） 第４図
ＭＯＳトランジスタの断面図、第二図は本発明の一実施
例を説明する説明図、第三図は本実施例の変形例により
製造されるＭＯＳトランジスタの断面図、第四図は従来
のＭＯＳトランジスタの断面図、第五図は従来のＭＯＳ
トランジスタの製造方法を示す工程図。 １・・・Ｐ型半導体基板、２・・・ソース拡散領域、３
・・・ドレイン拡散領域、４・・・ソース電極、５・・
・ドレイン電極、６・・・ゲート電極、７・・・ゲート
酸化膜、８・・・基板コンタクト領域、９・・・フィー
ルド酸化膜、１０・・・高濃度埋め込み領域、１１・・
・ツェナーダイオード 特許 出 願人 日産自動車株式会社 ＷＬ１図 ｉ：Ｐ１！半導イ本基扱 ２ 、ソース拡散鎖塊′３
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Claims (1)
- 第一導電型の半導体基板の一主面に絶縁膜を形成する
工程と、前記半導体基板の所定深さの所定領域に第一導
電型の埋め込み領域となる第一の高濃度領域をイオン注
入により形成する工程と、前記絶縁膜上の所定領域に導
電領域を形成する工程と、前記半導体基板表面に第二導
電型の第二の高濃度領域および第三の高濃度領域を所定
距離離して、それぞれを前記第一の高濃度領域に接する
ように形成する工程と、前記一及び二の高濃度領域に接
するように第一導電型の第四の高濃度領域を形成する工
程と、からなることを特徴とするＭＯＳトランジスタの
製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10117288A JPH01272160A (ja) | 1988-04-23 | 1988-04-23 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10117288A JPH01272160A (ja) | 1988-04-23 | 1988-04-23 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01272160A true JPH01272160A (ja) | 1989-10-31 |
Family
ID=14293592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10117288A Pending JPH01272160A (ja) | 1988-04-23 | 1988-04-23 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01272160A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150125A (ja) * | 2005-11-30 | 2007-06-14 | Sharp Corp | 半導体装置およびそれの製造方法 |
-
1988
- 1988-04-23 JP JP10117288A patent/JPH01272160A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150125A (ja) * | 2005-11-30 | 2007-06-14 | Sharp Corp | 半導体装置およびそれの製造方法 |
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