JPH01270273A - Semiconductor device - Google Patents
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- JPH01270273A JPH01270273A JP9990588A JP9990588A JPH01270273A JP H01270273 A JPH01270273 A JP H01270273A JP 9990588 A JP9990588 A JP 9990588A JP 9990588 A JP9990588 A JP 9990588A JP H01270273 A JPH01270273 A JP H01270273A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に中高耐圧MOS型トラ
ンジスタに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a medium-high voltage MOS transistor.
第3図(a)および(b)はそれぞれ従来の中高耐圧M
OS型トランジスタの平面図およびそのB−B’断面図
である。これから分るように、従来の中高耐圧MOS型
トランジスタは、ドレイン耐圧の向上を目的として低濃
度不純物層から成るドレイン・オフセット領域24が高
濃度ドレイン領域22側に形成される。このオフセット
領域24の形成によってゲート電極下における電界集中
が緩和され、ドレイン耐圧を向上させることができる。Figure 3 (a) and (b) respectively show conventional medium and high voltage resistance M
FIG. 2 is a plan view of an OS type transistor and a BB' cross-sectional view thereof. As can be seen, in the conventional medium-high breakdown voltage MOS transistor, a drain offset region 24 made of a lightly doped impurity layer is formed on the side of the heavily doped drain region 22 in order to improve the drain breakdown voltage. By forming this offset region 24, electric field concentration under the gate electrode is alleviated, and drain breakdown voltage can be improved.
ことで、21.23および25はサブストレート、ソー
ス領域およびゲート電極をそれぞれ示している。Thus, 21, 23 and 25 indicate the substrate, source region and gate electrode, respectively.
しかしながら、かかる構造に形成された従来の中高耐圧
MOS型トランジスタは、耐圧は向上するもののこれを
オーブン・ドレイン出力トランジスタとして用いた場合
には、静電破壊耐圧が低くなるという欠点を有する。以
下この事情を上記の図面を用いて説明する。However, although the conventional medium-to-high voltage MOS type transistor formed in such a structure has an improved breakdown voltage, it has the disadvantage that when used as an oven-drain output transistor, the electrostatic breakdown breakdown voltage becomes low. This situation will be explained below using the above drawings.
第3図(b)における2つの矢印はドレイン耐圧の異な
るモードをそれぞれ示すものであるが、ゲート電8ii
25下で決まるドレイン耐圧をBVD5モード、高濃度
ドレイン領域22とサブストレート1との間で決まるド
レイン耐圧をBVJモードと呼ぶことにすると、上述し
た従来のトランジスタにおいては、低濃度ドレイン領域
24の濃度が低いとドレイン耐圧はBV、モードとなり
、低濃度領域の濃度が高くなった時にのみBVDsモー
ドとなる。The two arrows in FIG. 3(b) indicate different modes of drain breakdown voltage.
The drain breakdown voltage determined between the high concentration drain region 22 and the substrate 1 is called the BVD5 mode, and the drain breakdown voltage determined between the high concentration drain region 22 and the substrate 1 is called the BVJ mode. When the drain breakdown voltage is low, the drain breakdown voltage becomes the BV mode, and only when the concentration of the low concentration region becomes high, the drain breakdown voltage becomes the BVDs mode.
第4図および第5図はそれぞれ低濃度ドレイン領域の濃
度に対するドレイン耐圧モードの関係図およびこの異な
る2つのBVJモードとBVosモード下におけるトラ
ンジスタのそれぞれの静特性を示す図であって、BV、
モード下においては、ドレインのブレイクダウンが開始
すると、ドレインとサブストレート間ダイオードのシリ
ーズ抵抗によりドレイン電位は上昇するが、トランジス
タ破壊耐圧としてはゲート酸化膜の絶縁破壊耐圧BVO
Xで決まることになる。すなわち静電破壊耐圧について
考えると、破壊時初期的にかなり大きな電流が流れるた
め、これによりドレイン電圧も急激に上昇することにな
り、これがゲート酸化膜の絶縁破壊耐圧BVoxを越え
たところでゲート酸化膜の破壊を起こす。したがってB
V Jモードのドレイン耐圧で動作するトランジスタ
は静電破壊耐圧が低いという欠点を持つことになる。他
方、BvDsモード下における静電破壊耐圧を見ると、
ゲート電極下における第1のブレイクダウン開始後サブ
ストレートへのキャリアの注入により寄生バイポーラに
よる第2のブレイクダウンを起こし、第5図の実線に示
すようなIo Vo曲線となる。・したがってドレイ
ン電圧がゲート酸化膜の絶縁破壊耐圧BVo×を越える
にはBVJモードに比べ非常に大きな電流を要すること
になる。静電破壊に対する耐圧についても、初期的に流
れる大電流に対してBVosモードの方が同じVDにな
るまでにより大きな電流を流せることになり、したがっ
て静電破壊耐圧も大きくできることになる。以上の説明
から明らかなように、従来の構造ではBVDSモードに
なる領域が少なく、コントロールが困難になったり複雑
になってしまうという問題点があるので、どうしても静
電破壊耐圧が低い欠点を有することになる。4 and 5 are diagrams showing the relationship between the drain breakdown voltage mode and the concentration of the low concentration drain region, respectively, and the static characteristics of the transistor under two different BVJ modes and BVos mode, respectively.
In mode, when drain breakdown starts, the drain potential increases due to the series resistance of the diode between the drain and the substrate, but the transistor breakdown voltage is determined by the dielectric breakdown voltage BVO of the gate oxide film.
It will be determined by X. In other words, when considering electrostatic breakdown voltage, a fairly large current flows initially at the time of breakdown, which causes the drain voltage to rise rapidly, and when this exceeds the dielectric breakdown voltage BVox of the gate oxide film, the gate oxide film cause destruction. Therefore B
A transistor that operates with a VJ mode drain breakdown voltage has a drawback of having a low electrostatic breakdown voltage. On the other hand, looking at the electrostatic breakdown voltage under BvDs mode,
After the first breakdown begins under the gate electrode, carrier injection into the substrate causes a second breakdown due to parasitic bipolar, resulting in an Io Vo curve as shown by the solid line in FIG. - Therefore, in order for the drain voltage to exceed the dielectric breakdown voltage BVox of the gate oxide film, a much larger current is required than in the BVJ mode. Regarding the withstand voltage against electrostatic discharge breakdown, the BVos mode allows a larger current to flow until the same VD is reached compared to the large current flowing initially, and therefore the electrostatic breakdown breakdown voltage can also be increased. As is clear from the above explanation, the conventional structure has the problem that the area in which the BVDS mode is activated is small, making control difficult and complicated, so it inevitably has the drawback of low electrostatic breakdown voltage. become.
本発明の目的は、上記の情況に鑑み、中高圧MOS型ト
ランジスタのゲート静電破壊耐圧を向上せしめた半導体
装置を提供することである。SUMMARY OF THE INVENTION In view of the above circumstances, an object of the present invention is to provide a semiconductor device in which the gate electrostatic breakdown voltage of a medium-high voltage MOS transistor is improved.
本発明によれば、半導体装置は、サブストレートと、前
記サブストレート上に形成されるMOS型トランジスタ
とを含んで成り、前記MOS型トランジスタは、ソース
領域と低濃度ドレイン領域で周囲を完全に取囲まれる高
濃度ドレイン領域とを備え、前記ソース領域と低濃度ド
レイン領域との間にチャネル領域を形成することを含ん
で構成される。According to the present invention, a semiconductor device includes a substrate and a MOS transistor formed on the substrate, and the MOS transistor is completely surrounded by a source region and a lightly doped drain region. a heavily doped drain region surrounded by the source region, and forming a channel region between the source region and the lightly doped drain region.
以下図面を参照して本発明の詳細な説明する。 The present invention will be described in detail below with reference to the drawings.
第1図(a)および(b)はそれぞれ本発明の一実施例
を示す中高圧MOS型トランジスタの平面図およびその
A−A’断面図である。本実施例によれば、本発明にか
かる中高圧MOS型トランジスタは、サブストレート1
と、サブストレート1上にそれぞれ形成されたソース領
、域3および低濃度ドレイン領域4でその周囲を完全に
取囲まれた高濃度ドレイン領域2と、ソース領域3と低
濃度ドレイン領域2との間にゲート絶縁膜を介して設け
られたゲート電極5とを含む。かかる構造のMOS型ト
ランジスタではドレイン領域と反対導電型のサブストレ
ートとのブレークダウン電圧は従来に比べて上昇する他
、B V n sモードで動作するドレイン耐圧領域が
大きくとられているので、静電破壊耐圧の高い中高耐圧
MO型トランジスタを実′現される。上記実施例の中高
耐圧MOS型トランジスタは以下の手法により実現する
ことができる。すなわち、N−chのMOS型トランジ
スタの場合について説明すると、P型すブストレート上
にまずゲート酸化膜、多結晶シリコンゲート電極5を順
次形成し、ついで低濃度ドレイン領域4をフォトリソグ
ラフィ技術及びイオン注入技術を用いてリン原子をI
X 1012〜I X 1015/CffI2程度導入
して形成し、次に、ソース領域3及−び高濃度ドレイン
領域2をイオン注入技術を用いヒ素原子を1×1015
〜1×1016/crn2程度導入して形成した後アニ
ールを行ない、層間絶縁膜の形成、コンタクト開口、ア
ルミ電極をそれぞれ形成することによって完成させるこ
とができる。FIGS. 1(a) and 1(b) are a plan view and a sectional view taken along the line AA' of a medium-high voltage MOS type transistor showing an embodiment of the present invention, respectively. According to this embodiment, the medium-high voltage MOS transistor according to the present invention has a substrate 1
and a highly doped drain region 2 completely surrounded by a source region, a region 3 and a lightly doped drain region 4 formed on the substrate 1, and a source region 3 and a lightly doped drain region 2. and a gate electrode 5 provided with a gate insulating film therebetween. In a MOS transistor with such a structure, the breakdown voltage between the drain region and the substrate of the opposite conductivity type is higher than that of the conventional one, and the drain breakdown voltage region that operates in the B V n s mode is large, so the static A medium-high breakdown voltage MO type transistor with high breakdown voltage can be realized. The medium-high breakdown voltage MOS transistor of the above embodiment can be realized by the following method. That is, to explain the case of an N-ch MOS type transistor, first a gate oxide film and a polycrystalline silicon gate electrode 5 are sequentially formed on a P-type substrate, and then a low concentration drain region 4 is formed using photolithography technology and ion ion. Phosphorus atoms are added to I using implantation technique.
X 1012 to I
It can be completed by introducing and forming about 1×10 16 /crn 2 and then performing annealing to form an interlayer insulating film, a contact opening, and an aluminum electrode.
第2図は本発明の他の実施例を示す中高圧MOS型トラ
ンジスタの平面図である。本実施例によれば、より一層
実用的なトランジスタ構造を得ることができる。すなわ
ち、本実施例によれば、ソース領域13がサブストレー
ト・コンタクト用拡散層17とドレイン領域12および
ソース領域13とではさみ込まれるように配置されてい
るので、基板電流による寄生バイポーラ動作が前実施例
に比べより起り易くなり、第5図で説明した第2のブレ
ークダウンがより起こり易い、ので静電破壊耐圧が一段
と向上される。FIG. 2 is a plan view of a medium-high voltage MOS type transistor showing another embodiment of the present invention. According to this embodiment, a more practical transistor structure can be obtained. That is, according to this embodiment, since the source region 13 is arranged to be sandwiched between the substrate contact diffusion layer 17, the drain region 12, and the source region 13, the parasitic bipolar operation caused by the substrate current is prevented. This is more likely to occur than in the embodiment, and the second breakdown explained in FIG. 5 is more likely to occur, so that the electrostatic breakdown voltage is further improved.
以上詳細に説明したように本発明によれば、高濃度ドレ
イン領域とフィールド領域との間にオフセットをもたせ
ることで、ドレイン耐圧はゲート電極下のBVDsモー
ドによって左右されることになり、これにより静電破壊
耐圧を格段に向上させることができるので、オーブン・
ドレイン出力用トランジスタとして充分実用に供するこ
とが可能である。As explained in detail above, according to the present invention, by providing an offset between the highly doped drain region and the field region, the drain withstand voltage is influenced by the BVDs mode under the gate electrode, which results in static The electric breakdown voltage can be greatly improved, so it can be used in ovens and
It can be put to practical use as a drain output transistor.
第1図(a)および(b)はそれぞれ本発明の一実施例
を示す中高圧MOS型トランジスタの平面図およびその
A−A’断面図、第2図は本発明の他の実施例を示す中
高圧MOS型トランジスタの平面図、第3図(a)およ
び(b)はそれぞれ従来の中高圧MOS型トランジスタ
の平面図およびそのB−B’断面図、第4図および第5
図はそれぞれ低濃度ドレイン領域の濃度に対するドレイ
ン耐圧モードの関係図およびこの異なるBV。
モードとBVDsモード下におけるトランジスタそれぞ
れの静特性図である。
1.13・・・サブストレート、2,12・・・高濃度
ドレイン領域、3.13・・・ソース領域、4,14・
・・低濃度ドレイン領域、5,15・・・ゲート電極、
17・・・サブストレート・コンタクト用拡散層。
代理人 弁理士 内 原 晋
尤 1 図
大 3 図FIGS. 1(a) and (b) are a plan view and a cross-sectional view taken along the line AA' of a medium-high voltage MOS transistor showing one embodiment of the present invention, respectively, and FIG. 2 shows another embodiment of the present invention. A plan view of a medium-high voltage MOS transistor, FIGS. 3(a) and 5(b) are a plan view of a conventional medium-high voltage MOS transistor, and its BB' sectional view, FIGS. 4 and 5, respectively.
The figures are a diagram showing the relationship between the concentration of the low concentration drain region and the drain breakdown voltage mode, and the different BVs. FIG. 3 is a static characteristic diagram of a transistor under each mode and BVDs mode. 1.13...Substrate, 2,12...High concentration drain region, 3.13...Source region, 4,14...
...Low concentration drain region, 5,15...Gate electrode,
17... Diffusion layer for substrate contact. Agent Patent Attorney Shintaka Uchihara 1 Figure 3 Figure
Claims (1)
るMOS型トランジスタとを含んで成り、前記MOS型
トランジスタは、ソース領域と低濃度ドレイン領域で周
囲を完全に取囲まれる高濃度ドレイン領域とを備え、前
記ソース領域と低濃度ドレイン領域との間にチャネル領
域を形成することを特徴とする半導体装置。The MOS transistor includes a substrate and a MOS transistor formed on the substrate, and the MOS transistor includes a source region and a highly doped drain region completely surrounded by a lightly doped drain region, A semiconductor device characterized in that a channel region is formed between the source region and the lightly doped drain region.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9990588A JPH01270273A (en) | 1988-04-21 | 1988-04-21 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9990588A JPH01270273A (en) | 1988-04-21 | 1988-04-21 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01270273A true JPH01270273A (en) | 1989-10-27 |
Family
ID=14259792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9990588A Pending JPH01270273A (en) | 1988-04-21 | 1988-04-21 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01270273A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5162888A (en) * | 1989-05-12 | 1992-11-10 | Western Digital Corporation | High DC breakdown voltage field effect transistor and integrated circuit |
-
1988
- 1988-04-21 JP JP9990588A patent/JPH01270273A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5162888A (en) * | 1989-05-12 | 1992-11-10 | Western Digital Corporation | High DC breakdown voltage field effect transistor and integrated circuit |
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