JPH01253267A - Input protective circuit for semiconductor device - Google Patents
Input protective circuit for semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置のための入力保護回路に関し、特に
、相補型ＭＯ３！積回路の入力部における入力保護回路
に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an input protection circuit for semiconductor devices, and particularly to a complementary MO3! The present invention relates to an input protection circuit at the input section of a product circuit.
（従来の技術）
半導体装置、例えば相補型ＭＯ３集積回路に用いられて
いる従来の入力保護回路の例を第３図に示す、この入力
保護回路はＰ型基板にＮウェルを用いて形成されており
、入力端子１と内部回路２との間に配されており、保護
抵抗３、ＰチャネルＭＯＳトランジスタ４．及びＮチャ
ネルＭＯＳトランジスタ５を備えている。保護抵抗３の
一端は入力端子１に接続されており、他端はＰチャネル
トランジスタ４及びＮチャネルトランジスタ５のドレイ
ンに接続されている。Ｐチャネルトランジスタ４のソー
ス及びゲートは電源端子６に接続されている。また、Ｎ
チャネルトランジスタ５のソース及びゲートは接地端子
７に接続されている。(Prior Art) An example of a conventional input protection circuit used in a semiconductor device, such as a complementary MO3 integrated circuit, is shown in FIG. 3. This input protection circuit is formed using an N-well on a P-type substrate. is arranged between the input terminal 1 and the internal circuit 2, and includes a protective resistor 3, a P-channel MOS transistor 4. and an N-channel MOS transistor 5. One end of the protective resistor 3 is connected to the input terminal 1, and the other end is connected to the drains of the P-channel transistor 4 and the N-channel transistor 5. The source and gate of P-channel transistor 4 are connected to power supply terminal 6. Also, N
The source and gate of channel transistor 5 are connected to ground terminal 7.
Ｐチャネルトランジスタ４のバックゲートとなるＮウェ
ルは電源端子６に接続されており、Ｎチャネルトランジ
スタ５のバックゲートとなるＰ基板は接地端子７に接続
されている。The N well serving as the back gate of P channel transistor 4 is connected to power supply terminal 6 , and the P substrate serving as the back gate of N channel transistor 5 is connected to ground terminal 7 .
このような構成の入力保護回路は、入力端子１に過大な
電圧が印加された場合に、内部回路２の入力２ａに過大
な電圧が直接印加されぬように動作して、内部回路２内
の素子の破壊を防止する。The input protection circuit having such a configuration operates so that when an excessive voltage is applied to the input terminal 1, the excessive voltage is not directly applied to the input 2a of the internal circuit 2. Prevents element destruction.
入力保護回路のこの動作の概略を説明する。入力端子１
に電源電圧より高い電圧が印加された場合には、Ｐチャ
ネルトランジスタ４がオンして、電源端子６側に電流が
流れるようにし、入力２ａに過大な電圧が印加されない
ように動作する。また、入力端子１に接地電位より低い
電圧が印加された場合には、Ｎチャネルトランジスタ５
がオンして、接地端子７から入力端子１側へ電流が流れ
るようにし、入力２ａに過大な電圧が印加されないよう
に動作する。An outline of this operation of the input protection circuit will be explained. Input terminal 1
When a voltage higher than the power supply voltage is applied to the input terminal 2a, the P-channel transistor 4 is turned on to allow current to flow to the power supply terminal 6 side, thereby preventing an excessive voltage from being applied to the input 2a. Furthermore, when a voltage lower than the ground potential is applied to the input terminal 1, the N-channel transistor 5
is turned on to allow current to flow from the ground terminal 7 to the input terminal 1 side, and operates to prevent excessive voltage from being applied to the input 2a.
（発明が解決しようとする課題）
周知のように、相補型Ｍｏ５ｓ積回路にはラッチアップ
という異常現象が生じることがあるが、上述のような従
来の入力保護回路ではこのラッチアップを防止すること
ができない０例えば、Ｐ型の基板を用い、Ｐチャネルト
ランジスタ４をＮウェル内に形成して第３図の回路を構
成する場合を考える。入力端子１に電源電圧より高い電
圧が印加されると、Ｐチャネルトランジスタ４がオンす
ると共に、該トランジスタ４のドレインとＮウェルとの
間のＰＮ接合が順方向にバイアスされることになる。そ
のため、電流が流れるようになり、相補型ＭＯ９集積回
路の動作に有害なラッチアップが発生する。また、入力
端子１に接地電位より低い電圧が印加されると、Ｎチャ
ネルトランジスタ５がオンすると共に、該トランジスタ
５のドレインとＰ基板との間のＰＮ接合が順方向にバイ
アスされることになり、同様にラッチアップが発生する
。(Problem to be Solved by the Invention) As is well known, an abnormal phenomenon called latch-up may occur in complementary Mo5s product circuits, but the conventional input protection circuit described above cannot prevent this latch-up. For example, consider the case where a P-type substrate is used and a P-channel transistor 4 is formed in an N-well to form the circuit shown in FIG. When a voltage higher than the power supply voltage is applied to the input terminal 1, the P-channel transistor 4 is turned on, and the PN junction between the drain of the transistor 4 and the N-well is biased in the forward direction. As a result, current flows and latch-up occurs which is detrimental to the operation of the complementary MO9 integrated circuit. Furthermore, when a voltage lower than the ground potential is applied to the input terminal 1, the N-channel transistor 5 is turned on, and the PN junction between the drain of the transistor 5 and the P substrate is forward biased. , latch-up also occurs.
本発明はこのような現状に鑑みてなされたものであり、
その目的とするところは、ラッチアップを生ずることの
ない半導体装置のための入力保護回路を提供することに
ある。The present invention was made in view of the current situation, and
The purpose is to provide an input protection circuit for a semiconductor device that does not cause latch-up.
（課題を解決するための手段）
本発明の入力保護回路は、一端が入力側に接続され、他
端が第１導電型のＭＯＳトランジスタ及び第２導電型の
ＭＯＳトランジスタのドレインに接続されている保護抵
抗を有する、半導体装置のための入力保護回路であって
、該第１導電型のＭＯＳトランジスタのソースとゲート
とが電源端子に接続され、該第２導電型のＭＯＳトラン
ジスタのソースとゲートとが接地端子に接続され、該第
１導電型のＭＯＳトランジスタのバックゲートに電源電
圧以上のバイアス電圧が加えられており、該第２導電型
のＭＯＳトランジスタのバックゲートに接地電圧以下の
バイアス電圧が加えられており、そのことにより上記目
的が達成される。(Means for Solving the Problems) In the input protection circuit of the present invention, one end is connected to the input side, and the other end is connected to the drains of the first conductivity type MOS transistor and the second conductivity type MOS transistor. An input protection circuit for a semiconductor device having a protection resistor, wherein the source and gate of the first conductivity type MOS transistor are connected to a power supply terminal, and the source and gate of the second conductivity type MOS transistor are connected to a power supply terminal. is connected to the ground terminal, a bias voltage higher than the power supply voltage is applied to the back gate of the MOS transistor of the first conductivity type, and a bias voltage lower than the ground voltage is applied to the back gate of the MOS transistor of the second conductivity type. has been added, thereby achieving the above objective.
上記構成によれば、基板バイアス又はウェルバイアスが
Ｎチャネルトランジスタ及びＰチャネルトランジスタに
印加されることになる。従って、入力端子に過大な電圧
が印加された場合でも、ドレインとウェルとの間のＰＮ
接合又はドレインと基板との間のＰＮ接合は順方向にバ
イアスされることがないので、ラッチアップの発生を回
避することができる。According to the above configuration, the substrate bias or well bias is applied to the N-channel transistor and the P-channel transistor. Therefore, even if an excessive voltage is applied to the input terminal, the PN between the drain and well
Since the junction or PN junction between the drain and the substrate is not forward biased, latch-up can be avoided.
（実施例） 以下に本発明を実施例について説明する。(Example) The present invention will be described below with reference to Examples.
第１図に本発明の一実施例の回路図を、第２図にその要
部の断面図を示す０本実施例の入力保護回路は前述の従
来例と同様に、Ｐ基板とＮウェルを用いた相補型ＭＯ３
ｆｉ積回路に適用されるものであり、入力端子１と内部
回路２との間に配されており、保護抵抗３、Ｐチャネル
ＭＯ３トランジスタ４、及びＮチャネルＭＯＳトランジ
スタ５を備えている。保護抵抗３の一端は入力端子１に
接続されており、その他端はＰチャネルトランジスタ４
及びＮチャネルトランジスタ５のドレイン４Ｄ、５Ｄに
接続されている。Ｐチャネルトランジスタ４のソース４
Ｓ及びゲート４Ｇは電源端子６に接続されている。また
、Ｎチャネルトランジスタ５のソース５Ｓ及びゲート５
Ｇは接地端子７に接続されている。Fig. 1 shows a circuit diagram of an embodiment of the present invention, and Fig. 2 shows a sectional view of its essential parts.The input protection circuit of this embodiment has a P substrate and an N well, as in the conventional example described above. Complementary MO3 used
It is applied to an fi product circuit, is placed between an input terminal 1 and an internal circuit 2, and includes a protection resistor 3, a P-channel MO3 transistor 4, and an N-channel MOS transistor 5. One end of the protective resistor 3 is connected to the input terminal 1, and the other end is connected to the P-channel transistor 4.
and connected to the drains 4D and 5D of the N-channel transistor 5. Source 4 of P-channel transistor 4
S and gate 4G are connected to power supply terminal 6. Also, the source 5S and gate 5 of the N-channel transistor 5
G is connected to the ground terminal 7.
更に、本実施例の入力保護回路は、電源電圧以上の電圧
を発生する昇圧回路８と、接地電位以下の電圧を発生す
る負電圧発生回路９とを備えている、昇圧回路８の出力
は、Ｎウェル１１に即ちＰチャネルトランジスタ４のバ
ックゲートに接続されており、該バックゲートに電源電
圧以上の電位が与えられている。また、負電圧発生回路
９の出力は、Ｐ基板１０に即ちＮチャネルトランジスタ
５のバックゲートに接続されており、該バックゲートに
負電位が与えられている。Further, the input protection circuit of this embodiment includes a booster circuit 8 that generates a voltage higher than the power supply voltage, and a negative voltage generator circuit 9 that generates a voltage lower than the ground potential.The output of the booster circuit 8 is as follows. It is connected to the N well 11, that is, to the back gate of the P channel transistor 4, and a potential higher than the power supply voltage is applied to the back gate. Further, the output of the negative voltage generating circuit 9 is connected to the P substrate 10, that is, to the back gate of the N channel transistor 5, and a negative potential is applied to the back gate.
このような構成の本実施例の入力端子１に電源電圧より
高い電圧が印加された場合には、Ｐチャネルトランジス
タ４がオンして、電源端子６側に電流が流れるようにな
り、内部回路２の入力２ａには過大な電圧は印加されな
い、また、Ｐチャネルトランジスタ４のバックゲートが
電源電圧以上にバイアスされているため、該トランジス
タ４のドレイン４Ｄとウェル１１との間のＰＮ接合は順
方向にバイアスされることはない、それ故、そのような
場合にも、ラッチアップは生じない。When a voltage higher than the power supply voltage is applied to the input terminal 1 of this embodiment having such a configuration, the P-channel transistor 4 is turned on and current flows to the power supply terminal 6 side, and the internal circuit 2 Since no excessive voltage is applied to the input 2a of the P-channel transistor 4, and the back gate of the P-channel transistor 4 is biased higher than the power supply voltage, the PN junction between the drain 4D of the transistor 4 and the well 11 is in the forward direction. Therefore, even in such a case, latch-up will not occur.
また、入力端子１に接地電位より低い電圧が印加された
場合には、Ｎチャネルトランジスタ５がオンして、接地
端子７から入力端子１側へ電流が流れるようにし、入力
２ａには過大な電圧は印加されない、Ｎチャネルトラン
ジスタ５のバックゲートが接地電位以下にバイアスされ
ているため、該トランジスタ５のドレイン５Ｄと基板１
０との間のＰＮ接合は順方向にバイアスされることはな
い、それ故、ラッチアップは生じない。Furthermore, when a voltage lower than the ground potential is applied to the input terminal 1, the N-channel transistor 5 is turned on and current flows from the ground terminal 7 to the input terminal 1 side, and an excessive voltage is applied to the input terminal 2a. is not applied. Since the back gate of the N-channel transistor 5 is biased below the ground potential, the drain 5D of the transistor 5 and the substrate 1
The PN junction between 0 and 0 is never forward biased, so no latch-up occurs.
上ではＰ基板とＮウェルとを用いた実施例を説明したが
、本発明はこれに限定されず、Ｎ基板とＰウェルとを用
いた場合にも本発明を適用できることは当然である。Although an embodiment using a P substrate and an N well has been described above, the present invention is not limited thereto, and it is a matter of course that the present invention can be applied to a case where an N substrate and a P well are used.
（発明の効果）
本発明の半導体装置のための入力保護回路は、このよう
に、入力側に過大な電圧が加えられた場合にもラッチア
ップが発生することがない、従って、本発明の入力保護
回路は相補型ＭＯＳ集積回路の入力保護用として極めて
有用である。(Effects of the Invention) As described above, the input protection circuit for a semiconductor device of the present invention does not cause latch-up even when an excessive voltage is applied to the input side. The protection circuit is extremely useful for protecting inputs of complementary MOS integrated circuits.
、ψ ｆｆｆｉＥＩ
第１図は本発明の一実施例を示す回路図、第２図はその
実施例の要部を模式的に示す断面図、第３図は従来例を
示す回路図である。, ψ fffiEI FIG. 1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a sectional view schematically showing the main part of the embodiment, and FIG. 3 is a circuit diagram showing a conventional example.
１・・・入力端子、２・・・内部回路、３・・・保護抵
抗、４・・・ＰチャネルトＭＯＳランジスタ、５・・・
ＮチャネルＭＯ３トランジスタ、６・・・電源端子、７
・・・接地端子、８・・・昇圧回路、９・・・負電圧発
生回路。DESCRIPTION OF SYMBOLS 1... Input terminal, 2... Internal circuit, 3... Protection resistor, 4... P channel MOS transistor, 5...
N-channel MO3 transistor, 6...power supply terminal, 7
. . . Ground terminal, 8 . . . Boost circuit, 9 . . . Negative voltage generation circuit.
以上that's all
Claims (1)
Ｓトランジスタ及び第２導電型のＭＯＳトランジスタの
ドレインに接続されている保護抵抗を有する、半導体装
置のための入力保護回路であって、 該第１導電型のＭＯＳトランジスタのソースとゲートと
が電源端子に接続され、該第２導電型のＭＯＳトランジ
スタのソースとゲートとが接地端子に接続され、該第１
導電型のＭＯＳトランジスタのバックゲートに電源電圧
以上のバイアス電圧が加えられており、該第２導電型の
ＭＯＳトランジスタのバックゲートに接地電圧以下のバ
イアス電圧が加えられている半導体装置のための入力保
護回路。[Claims] 1. An MO whose one end is connected to the input side and whose other end is the first conductivity type.
An input protection circuit for a semiconductor device, comprising a protection resistor connected to an S transistor and a drain of a second conductivity type MOS transistor, the source and gate of the first conductivity type MOS transistor being a power supply terminal. , the source and gate of the second conductivity type MOS transistor are connected to the ground terminal, and the first conductivity type MOS transistor is connected to the ground terminal.
An input for a semiconductor device in which a bias voltage higher than the power supply voltage is applied to the back gate of a MOS transistor of a conductivity type, and a bias voltage lower than a ground voltage is applied to the back gate of the MOS transistor of a second conductivity type. protection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080305A JPH01253267A (en) | 1988-03-31 | 1988-03-31 | Input protective circuit for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63080305A JPH01253267A (en) | 1988-03-31 | 1988-03-31 | Input protective circuit for semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253267A true JPH01253267A (en) | 1989-10-09 |
Family
ID=13714562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63080305A Pending JPH01253267A (en) | 1988-03-31 | 1988-03-31 | Input protective circuit for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253267A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148250A (en) * | 1988-08-16 | 1992-09-15 | Siemens Aktiengesellschaft | Bipolar transistor as protective element for integrated circuits |
| JPH09186247A (en) * | 1995-11-28 | 1997-07-15 | Lg Semicon Co Ltd | Static discharge and latch-up preventive circuit |
| EP0949679A2 (en) * | 1998-03-26 | 1999-10-13 | Sharp Kabushiki Kaisha | A semiconductor device having improved protective circuits |
| JP2016517629A (en) * | 2013-03-11 | 2016-06-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Device and method for calibrating and operating a snapback clamp circuit |
-
1988
- 1988-03-31 JP JP63080305A patent/JPH01253267A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5148250A (en) * | 1988-08-16 | 1992-09-15 | Siemens Aktiengesellschaft | Bipolar transistor as protective element for integrated circuits |
| JPH09186247A (en) * | 1995-11-28 | 1997-07-15 | Lg Semicon Co Ltd | Static discharge and latch-up preventive circuit |
| EP0949679A2 (en) * | 1998-03-26 | 1999-10-13 | Sharp Kabushiki Kaisha | A semiconductor device having improved protective circuits |
| EP0949679A3 (en) * | 1998-03-26 | 2001-09-19 | Sharp Kabushiki Kaisha | A semiconductor device having improved protective circuits |
| JP2016517629A (en) * | 2013-03-11 | 2016-06-16 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | Device and method for calibrating and operating a snapback clamp circuit |
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