JPH01246356A - スパッタリングによる合金薄膜形成方法 - Google Patents
スパッタリングによる合金薄膜形成方法Info
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- JPH01246356A JPH01246356A JP7335488A JP7335488A JPH01246356A JP H01246356 A JPH01246356 A JP H01246356A JP 7335488 A JP7335488 A JP 7335488A JP 7335488 A JP7335488 A JP 7335488A JP H01246356 A JPH01246356 A JP H01246356A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の異なる材質のスパッタ源を用いてスパ
ッタリングを行い、被スパッタリング基体上に異なる構
成材料の原子層が周期的に繰り返し積層することのでき
るスパッタリングによる合金薄膜形成方法に関するもの
である。
ッタリングを行い、被スパッタリング基体上に異なる構
成材料の原子層が周期的に繰り返し積層することのでき
るスパッタリングによる合金薄膜形成方法に関するもの
である。
近年、レーザー光、例えば半導体レーザー光による書き
込み、読み出しを行うことができるようにした書き換え
可能な光磁気ディスクとして、基体上に希土類金属と遷
移金属との合金薄膜を形成した光磁気記録媒体が提案さ
れている。この種の光磁気記録媒体の合金薄膜の形成方
法としては、スパッタリング法が適用されている。
込み、読み出しを行うことができるようにした書き換え
可能な光磁気ディスクとして、基体上に希土類金属と遷
移金属との合金薄膜を形成した光磁気記録媒体が提案さ
れている。この種の光磁気記録媒体の合金薄膜の形成方
法としては、スパッタリング法が適用されている。
上記合金薄膜を形成する方法としては、合金ターゲット
を用いて形成した薄膜の合金成分が渾然一体となったも
のと、複数の異種金属のターゲノ1−を用い、このター
ゲットの上方に配置した被スパッタリング基体を適宜回
転させることにより、該基体上に交互に異なった金属膜
を周期的に積層形成する方法が知られている。
を用いて形成した薄膜の合金成分が渾然一体となったも
のと、複数の異種金属のターゲノ1−を用い、このター
ゲットの上方に配置した被スパッタリング基体を適宜回
転させることにより、該基体上に交互に異なった金属膜
を周期的に積層形成する方法が知られている。
上記2つの合金薄膜形成方法のうち、後者の方法によっ
て得られた周期的に変化する積層構造の方が、良好なC
/N比等が得やすいなど、記録媒体として高性能である
ことが知られている。このようなことから、積層構造の
合金薄膜を得るべく、例えば特開昭62−60865号
公報に開示されたような装置を用いた合金薄膜形成方法
がある。
て得られた周期的に変化する積層構造の方が、良好なC
/N比等が得やすいなど、記録媒体として高性能である
ことが知られている。このようなことから、積層構造の
合金薄膜を得るべく、例えば特開昭62−60865号
公報に開示されたような装置を用いた合金薄膜形成方法
がある。
しかし、前記公報に示されたスパッタリングを行う装置
は、被スパッタリング基体を載せた基台を回転させる回
転駆動構造、スパッタ源を隔離するための遮蔽板、スパ
ッタ源と被スパッタリング基体との間に配置する規制板
などを必要とし、真空槽内の構造が複雑にならざるを得
なかった。従って、例えば量産を考えた場合、前記基台
が回転駆動されるため、基台上に載せることのできる前
記基体は数個程度と極めて少なく、又真空槽内に駆動さ
れる部材があるため、槽内清浄度が低下するだけでなく
。メンテナンス性にも問題があった。
は、被スパッタリング基体を載せた基台を回転させる回
転駆動構造、スパッタ源を隔離するための遮蔽板、スパ
ッタ源と被スパッタリング基体との間に配置する規制板
などを必要とし、真空槽内の構造が複雑にならざるを得
なかった。従って、例えば量産を考えた場合、前記基台
が回転駆動されるため、基台上に載せることのできる前
記基体は数個程度と極めて少なく、又真空槽内に駆動さ
れる部材があるため、槽内清浄度が低下するだけでなく
。メンテナンス性にも問題があった。
(発明の目的)
本発明は、上記課題に鑑みてなされたものであり、異種
金属の積層型の合金薄膜を生産性よくかつ高精度に形成
できるスパッタリングによる合金薄膜形成方法を提供す
ることを目的とする。
金属の積層型の合金薄膜を生産性よくかつ高精度に形成
できるスパッタリングによる合金薄膜形成方法を提供す
ることを目的とする。
(課題を解決するための手段)
本発明の上記目的は、カソード側に少なくとも2つ以上
の異種のスパッタ源を設け、かつアノード側に被スパッ
タリング基体を設けて、前記カソード側と前記アノード
側との間に電圧を印加して、前記被スパッタリング基体
の表面に合金薄膜を形成する合金薄膜形成方法において
、前記各スパッタ源による薄膜層を順次積層状に形成せ
しめるべく、該各スパッタ源の電圧の印加を順次切換え
るときに、先に電圧を印加したスパッタ源からの放電が
跡切れる直前に、次のスパッタ源による放電が開始する
ように前記電圧の印加を調整することを特徴とするスパ
ッタリングによる合金薄膜形成方法により達成される。
の異種のスパッタ源を設け、かつアノード側に被スパッ
タリング基体を設けて、前記カソード側と前記アノード
側との間に電圧を印加して、前記被スパッタリング基体
の表面に合金薄膜を形成する合金薄膜形成方法において
、前記各スパッタ源による薄膜層を順次積層状に形成せ
しめるべく、該各スパッタ源の電圧の印加を順次切換え
るときに、先に電圧を印加したスパッタ源からの放電が
跡切れる直前に、次のスパッタ源による放電が開始する
ように前記電圧の印加を調整することを特徴とするスパ
ッタリングによる合金薄膜形成方法により達成される。
以下、本発明の方法を実施した一実施態様について説明
する。
する。
第1図は本発明を実施したスパッタ装置の要部概略図で
あり、カソード側は垂直断面として図示しである。又、
第2図は第1図に示すカソード側の部分を一部破断斜視
図とにて示した。
あり、カソード側は垂直断面として図示しである。又、
第2図は第1図に示すカソード側の部分を一部破断斜視
図とにて示した。
第1図に示すスパッタ装置1は排気口16から図示しな
いポンプ手段等により排気して所望の圧力に減圧するこ
とのできる真空槽15の中にターゲットである2つのス
パッタa3.4を配置したカソード側2と、該カソード
側2に対向するように被スパッタリング基体12を着脱
自在とするホルダ11を有するアノード側10が設けら
れている。
いポンプ手段等により排気して所望の圧力に減圧するこ
とのできる真空槽15の中にターゲットである2つのス
パッタa3.4を配置したカソード側2と、該カソード
側2に対向するように被スパッタリング基体12を着脱
自在とするホルダ11を有するアノード側10が設けら
れている。
前記カソード側2には、平板状の前記スパッタ′a3の
下側に横断面E字状の磁石5が設けられ、他方の前記ス
パッタ源4は、横断面が三角形をなし、その長辺部分が
内方かつ斜め上方に向くように環状に形成され、かつ該
スパッタ源4の下側及び外側に横断面C字状の磁石6を
有して、前記スパッタ源3の上面側の回りを囲むように
構成されている。なお、前記両スパッタ源3.4及び前
記両磁石5,6を前記真空槽15内に保持する支持部材
は便宜上図示してない。
下側に横断面E字状の磁石5が設けられ、他方の前記ス
パッタ源4は、横断面が三角形をなし、その長辺部分が
内方かつ斜め上方に向くように環状に形成され、かつ該
スパッタ源4の下側及び外側に横断面C字状の磁石6を
有して、前記スパッタ源3の上面側の回りを囲むように
構成されている。なお、前記両スパッタ源3.4及び前
記両磁石5,6を前記真空槽15内に保持する支持部材
は便宜上図示してない。
前記各磁石5,6は数百ガウス程度の磁力のものを用い
、これによって前記スパッタ源3,4の表面付近のプラ
ズマ密度を高め、かつ前記被スパツタ基体12に入射す
る電子も減らすことができ、該基体の損傷や基体温度の
上昇を抑える効果があり、効率よくスパッタすることが
できる。
、これによって前記スパッタ源3,4の表面付近のプラ
ズマ密度を高め、かつ前記被スパツタ基体12に入射す
る電子も減らすことができ、該基体の損傷や基体温度の
上昇を抑える効果があり、効率よくスパッタすることが
できる。
前記両スパッタ源3.4は互に絶縁状態に保たれており
、周期的に変化する、所謂パルス状の電圧が電源部20
によって夫々印加できるようになされている。そして、
電圧印加は、第3図のタイムチャートに示すように、例
えば図中のA側を前記スパッタ源3、B側を前記スパッ
タ源とすると、A側にV、の電圧が印加されている間(
1+時間)においては、B側は電圧が印加されてないゼ
ロの状態に保たれており、次の時間t0においてはB側
にv2の電圧が印加され、A側の電圧はゼロの状態にな
る。このように前記両スパッタ源3,4は電圧印加の周
期が逆(180@位相がずれている)になるように前記
電源部20によって制御されている。
、周期的に変化する、所謂パルス状の電圧が電源部20
によって夫々印加できるようになされている。そして、
電圧印加は、第3図のタイムチャートに示すように、例
えば図中のA側を前記スパッタ源3、B側を前記スパッ
タ源とすると、A側にV、の電圧が印加されている間(
1+時間)においては、B側は電圧が印加されてないゼ
ロの状態に保たれており、次の時間t0においてはB側
にv2の電圧が印加され、A側の電圧はゼロの状態にな
る。このように前記両スパッタ源3,4は電圧印加の周
期が逆(180@位相がずれている)になるように前記
電源部20によって制御されている。
このように構成された前記スパッタ装W1を作動させる
際は、まず、前記被スパッタリング基体12を前記ホル
ダ17に取り付けてから、前記排気口16より排気を行
って所望の気圧まで減圧すると共に、ガス導入口17か
らArガス等のガスを一定tti人する。この状態にお
いて、前記カソード側2と前記アノード側10との間に
電位差を設けるべく、前記両スパッタ源3,4へ交互に
電圧を印加するが、本発明の特徴はこの電圧を交互にか
けるときのタイミングにある。
際は、まず、前記被スパッタリング基体12を前記ホル
ダ17に取り付けてから、前記排気口16より排気を行
って所望の気圧まで減圧すると共に、ガス導入口17か
らArガス等のガスを一定tti人する。この状態にお
いて、前記カソード側2と前記アノード側10との間に
電位差を設けるべく、前記両スパッタ源3,4へ交互に
電圧を印加するが、本発明の特徴はこの電圧を交互にか
けるときのタイミングにある。
上記タイミングとは、例えば第4図に示すように先に電
圧を印加した一方のスパッタ源3(第4図のA側に示す
)が、電圧VlがゼロになるタイミングTaには、他方
のスパッタ源4(第4図B側に示す)が電圧v2に達し
ているように、該スパッタ源4(B側)への電圧印加の
時期を前記タイミングTaよりも時間t1だけ早くする
。そして、前記スパッタt4(B側)の電圧印加を所定
時間(Lo)行い、再び電圧v2をゼロにするときには
、該電圧v2がゼロになるタイミングTbよりも時間t
2だけ前記スパッタ源3 (A側)への電圧印加を早く
行い前記スパッタリング源4 (B側)の電圧がゼロに
なるとき(タイミングTb)には前記スパッタ源3(A
側)は所定の電圧Vlにほぼ達しているようになされて
いる。このサイクルを繰り返してスパッタが行われる。
圧を印加した一方のスパッタ源3(第4図のA側に示す
)が、電圧VlがゼロになるタイミングTaには、他方
のスパッタ源4(第4図B側に示す)が電圧v2に達し
ているように、該スパッタ源4(B側)への電圧印加の
時期を前記タイミングTaよりも時間t1だけ早くする
。そして、前記スパッタt4(B側)の電圧印加を所定
時間(Lo)行い、再び電圧v2をゼロにするときには
、該電圧v2がゼロになるタイミングTbよりも時間t
2だけ前記スパッタ源3 (A側)への電圧印加を早く
行い前記スパッタリング源4 (B側)の電圧がゼロに
なるとき(タイミングTb)には前記スパッタ源3(A
側)は所定の電圧Vlにほぼ達しているようになされて
いる。このサイクルを繰り返してスパッタが行われる。
上述の如く、前記両スパンタ源3,4の電圧の立ち上が
りを、一方のスパッタ源の電圧の降下時期(Ta、Tb
)に先がけて所定電圧(V+、Vz)に達するように制
御することにより、前記カソード側2と前記アノード側
10との放電状態が跡切れることなく、前記スパッタ源
3と前記スパッタ源4との切り換えを行うことができる
。従って、前記両スパッタ源3.4に印加する電圧VI
+V1の安定化をはかることができる。これは、放電状
態のポテンシャルが常にある程度以上に保たれている結
果、前記両スパッタ源3.4の電圧V、、Vlの立ち上
がり時に第5図に示すような該電圧V+、Vt以上の不
測の高い電圧(VW)が加わる、所謂オーバーシュート
を抑えることができるので、放電の安定化を図かること
ができる。
りを、一方のスパッタ源の電圧の降下時期(Ta、Tb
)に先がけて所定電圧(V+、Vz)に達するように制
御することにより、前記カソード側2と前記アノード側
10との放電状態が跡切れることなく、前記スパッタ源
3と前記スパッタ源4との切り換えを行うことができる
。従って、前記両スパッタ源3.4に印加する電圧VI
+V1の安定化をはかることができる。これは、放電状
態のポテンシャルが常にある程度以上に保たれている結
果、前記両スパッタ源3.4の電圧V、、Vlの立ち上
がり時に第5図に示すような該電圧V+、Vt以上の不
測の高い電圧(VW)が加わる、所謂オーバーシュート
を抑えることができるので、放電の安定化を図かること
ができる。
更に、前記電圧V、、V□の急激な変化を、取り除くた
めに、例えばローパスフィルターを使うことにより、上
記電圧v、 、 lhの立ち上がりの特性をS字状の波
形を描くようにすることができ、電圧VI+v2の安定
化をさらに高めることができる。
めに、例えばローパスフィルターを使うことにより、上
記電圧v、 、 lhの立ち上がりの特性をS字状の波
形を描くようにすることができ、電圧VI+v2の安定
化をさらに高めることができる。
前記スパッタリング基体12としてはガラス、セラミッ
クス、半導体ウェハー等を用いることができ、又、前記
両スパッタ源3,4には、異種金属である遷移金属と希
土類金属と別々に設けるようにする。
クス、半導体ウェハー等を用いることができ、又、前記
両スパッタ源3,4には、異種金属である遷移金属と希
土類金属と別々に設けるようにする。
このように、前記カソード側2の電圧印加を制御するこ
とにより、前記スパッタ源3から放出されるスパッタ原
子による薄膜層と、前記スパッタ源4から放出されるス
パッタ原子による薄膜層とが前記被スパッタリング基体
12上に異種金属による多重層を掻めて精度よく安定的
に形成することができる。
とにより、前記スパッタ源3から放出されるスパッタ原
子による薄膜層と、前記スパッタ源4から放出されるス
パッタ原子による薄膜層とが前記被スパッタリング基体
12上に異種金属による多重層を掻めて精度よく安定的
に形成することができる。
前記実施態様においては、パルス間隔t0を一定にした
が、本発明においては当然これに限定されるものではな
く、前記両スパッタ源3.4の放電時間を変えてもよい
ものである。又、電圧の立ち上がりにおける先行させる
前記時間1..1.は特に限定するものではなく、例え
ば真空度、スパッタ源の種類、印加電圧、真空槽内に導
入したガスの種類及び濃度等の各種放電条件によって適
宜設定することができる。
が、本発明においては当然これに限定されるものではな
く、前記両スパッタ源3.4の放電時間を変えてもよい
ものである。又、電圧の立ち上がりにおける先行させる
前記時間1..1.は特に限定するものではなく、例え
ば真空度、スパッタ源の種類、印加電圧、真空槽内に導
入したガスの種類及び濃度等の各種放電条件によって適
宜設定することができる。
(発明の効果)
以上述べたように、本発明の合金薄膜形成方法は、複数
の異種のスパッタ源に電圧を順次印加して被スパッタリ
ング基体上に異種金属層の積層状の薄膜を形成するとき
に、前記電圧の印加を順次切換える際、先に前記電圧を
かけたスパッタ源による放電が跡切れる直前に、次のス
パッタ源による放電が開始するように前記電圧の印加を
制御することで、前記電圧の印加開始時における放電状
態のポテンシャルがある一定以上の高い状態に保たれて
いるので、特に前記電圧の立ち上がり時における不測の
高い電圧が生じるオーバーシュートを抑えることができ
、電圧印加のレベル安定化を図かることができて、スパ
ッタリングの制御と共に安定化が向上し、高品質の合金
薄膜を得ることができる。
の異種のスパッタ源に電圧を順次印加して被スパッタリ
ング基体上に異種金属層の積層状の薄膜を形成するとき
に、前記電圧の印加を順次切換える際、先に前記電圧を
かけたスパッタ源による放電が跡切れる直前に、次のス
パッタ源による放電が開始するように前記電圧の印加を
制御することで、前記電圧の印加開始時における放電状
態のポテンシャルがある一定以上の高い状態に保たれて
いるので、特に前記電圧の立ち上がり時における不測の
高い電圧が生じるオーバーシュートを抑えることができ
、電圧印加のレベル安定化を図かることができて、スパ
ッタリングの制御と共に安定化が向上し、高品質の合金
薄膜を得ることができる。
又、本発明の方法によれば、スパッタ装置ノ真空槽内に
、例えば、特開昭62−60865号公報に示されてい
る回転駆動部材等を設けなくともよく、装置の簡略化が
できると共に、メンテナンス性の向上を図ることもでき
る。
、例えば、特開昭62−60865号公報に示されてい
る回転駆動部材等を設けなくともよく、装置の簡略化が
できると共に、メンテナンス性の向上を図ることもでき
る。
第1図は本発明の方法を実施したスパッタ装置の要部概
略図、第2図は第1図に示すカソード例の要部の一部破
断斜視図、第3図はカソード側の電圧印加のタイミング
チャート、第4図は第3図の波形を拡大したタイミング
チャート、第5図は本発明の方法以外のときの電圧印加
状態を波形を示す。 1−スパッタ装置、 2・・・カソード側。 3.4− スパンタ源、 5,6−磁石、10−ア
ノード側、 11−ホルダ。 12−被スパッタリング基体。 15・・−真空槽、1G・・・排気口。 17・−ガス導入、20−・・電源部。 第1図 第2図 第 3 図 第 4 図 簡 5 図 一手ff、’j ン市正 書 昭和63η 5D 98 vPR午庁Fミ′l 殿 1、 事件の表示 昭和63年特許願第733り4号 2、 発明の名称 スパッタリングによる合金1tlJ FJ形成方法3、
補1(]をする者 事件との関係:特2グ出願人 名称 (520)富上写真フィルム株式会社4、代理人 住所 〒100 東京都千代田区霞が関3丁目2番5号 貫が関ビル29
階霞が関ビル内郵便局私古箱第49号 栄)′e、生?j古午事務所 8、 補正の内容二 明細書の「発明の詳細な説明」の
項の記載を以下の通りに補正する。 (1)明細占第5頁19行目、「数百ガウス程度」の前
に[ターゲット表面上で」を挿入する。 (2)回出第6頁13行目、「に保たれており」の前に
[あるいは放電を紺)3しない電圧]を挿入する。
略図、第2図は第1図に示すカソード例の要部の一部破
断斜視図、第3図はカソード側の電圧印加のタイミング
チャート、第4図は第3図の波形を拡大したタイミング
チャート、第5図は本発明の方法以外のときの電圧印加
状態を波形を示す。 1−スパッタ装置、 2・・・カソード側。 3.4− スパンタ源、 5,6−磁石、10−ア
ノード側、 11−ホルダ。 12−被スパッタリング基体。 15・・−真空槽、1G・・・排気口。 17・−ガス導入、20−・・電源部。 第1図 第2図 第 3 図 第 4 図 簡 5 図 一手ff、’j ン市正 書 昭和63η 5D 98 vPR午庁Fミ′l 殿 1、 事件の表示 昭和63年特許願第733り4号 2、 発明の名称 スパッタリングによる合金1tlJ FJ形成方法3、
補1(]をする者 事件との関係:特2グ出願人 名称 (520)富上写真フィルム株式会社4、代理人 住所 〒100 東京都千代田区霞が関3丁目2番5号 貫が関ビル29
階霞が関ビル内郵便局私古箱第49号 栄)′e、生?j古午事務所 8、 補正の内容二 明細書の「発明の詳細な説明」の
項の記載を以下の通りに補正する。 (1)明細占第5頁19行目、「数百ガウス程度」の前
に[ターゲット表面上で」を挿入する。 (2)回出第6頁13行目、「に保たれており」の前に
[あるいは放電を紺)3しない電圧]を挿入する。
Claims (1)
- カソード側に少なくとも2つ以上の異種のスパッタ源を
設け、かつアノード側に被スパッタリング基体を設けて
、前記カソード側と前記アノード側との間に電圧を印加
して、前記被スパッタリング基体の表面に合金薄膜を形
成する合金薄膜形成方法において、前記各スパッタ源に
よる薄膜層を順次積層状に形成せしめるべく、該各スパ
ッタ源の電圧の印加を順次切換えるときに、先に電圧を
印加したスパッタ源による放電が跡切れる直前に、次の
スパッタ源による放電が開始するように前記電圧の印加
を調整することを特徴とするスパッタリングによる合金
薄膜形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7335488A JPH01246356A (ja) | 1988-03-29 | 1988-03-29 | スパッタリングによる合金薄膜形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7335488A JPH01246356A (ja) | 1988-03-29 | 1988-03-29 | スパッタリングによる合金薄膜形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01246356A true JPH01246356A (ja) | 1989-10-02 |
Family
ID=13515744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7335488A Pending JPH01246356A (ja) | 1988-03-29 | 1988-03-29 | スパッタリングによる合金薄膜形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01246356A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8502611B2 (en) | 2005-08-11 | 2013-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator circuit, phase-locked loop circuit using the voltage controlled oscillator circuit, and semiconductor device provided with the same |
-
1988
- 1988-03-29 JP JP7335488A patent/JPH01246356A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8502611B2 (en) | 2005-08-11 | 2013-08-06 | Semiconductor Energy Laboratory Co., Ltd. | Voltage controlled oscillator circuit, phase-locked loop circuit using the voltage controlled oscillator circuit, and semiconductor device provided with the same |
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