JPH01236813A - N-phase clock generating circuit - Google Patents
N-phase clock generating circuitInfo
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- JPH01236813A JPH01236813A JP6447088A JP6447088A JPH01236813A JP H01236813 A JPH01236813 A JP H01236813A JP 6447088 A JP6447088 A JP 6447088A JP 6447088 A JP6447088 A JP 6447088A JP H01236813 A JPH01236813 A JP H01236813A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register
Abstract
Description
【発明の詳細な説明】
反血欠１
本発明はＮ相クロック発生四ｉ（Ｎは２以上の整数）に
関し、特にデユーティ（Ｄｕｔ’／）比が１／Ｎで互い
に重なり合わないＮ相のクロックパルスを出力するＮ相
クロック発生回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to N-phase clock generation (N is an integer of 2 or more), and particularly relates to N-phase clock generation (N is an integer of 2 or more). The present invention relates to an N-phase clock generation circuit that outputs clock pulses.
従漣」え街
従来この種のＮ相クロック発生回路としては第５図に示
されているような回路があった。その従来のＮ相クロッ
ク発生回路について説明する。Conventionally, as this type of N-phase clock generation circuit, there has been a circuit as shown in FIG. The conventional N-phase clock generation circuit will be explained.
第５図はＮ＝４つまり４相クロック発生回路の従来例の
構成を示す回路図である０図において従来の４相クロッ
ク発生回路は、発振器１と、カウンタ１０と、デコーダ
１１と、フリップフロップ（ＦＦ）１２と、インバータ
１３とを含んで構成されている。FIG. 5 is a circuit diagram showing the configuration of a conventional example of a four-phase clock generation circuit in which N=4, that is, a four-phase clock generation circuit. (FF) 12 and an inverter 13.
発振器１は発振出力１００を送出するものであり、その
発振出力１００はカウンタ１０のり１７ツク端子ＣＰに
入力される他にインバータ１３に入力される。The oscillator 1 sends out an oscillation output 100, and the oscillation output 100 is input to the counter 10 and the inverter 13 in addition to the input terminal CP.
カウンタ１０はクロック端子ＣＰに入力される発振出力
１００に応じてカウント動作を行うものであり、その出
力の下位２ビットはデコーダ１１に入力される。The counter 10 performs a counting operation according to the oscillation output 100 inputted to the clock terminal CP, and the lower two bits of the output are inputted to the decoder 11.
デコーダ１１はカウンタ１０の出力の下位２ビットを１
０進数の出力に変換するものであり、その４つの出力４
０はフリップフロップ１２に入力される。The decoder 11 sets the lower two bits of the output of the counter 10 to 1
It converts to a 0-decimal number output, and its four outputs 4
0 is input to flip-flop 12.
インバータ１３の出力１３０はフリップ７０ツグ１２の
クロック端子ＣＰに入力される。このフリップフロップ
１２及びインバータ１３によりカウンタ１０の出力の変
化点でデコーダ１１の出力４０上に発生する切替ノイズ
が除去される。The output 130 of the inverter 13 is input to the clock terminal CP of the flip 70 switch 12. The flip-flop 12 and the inverter 13 remove switching noise that occurs on the output 40 of the decoder 11 at the change point of the output of the counter 10.
以上の構成により４相クロツクパルスはフリップ７０ツ
ブ１２の出力４から得られることになる。With the above configuration, four-phase clock pulses can be obtained from the output 4 of the flip 70 tube 12.
しかしこのような構成からなる従来のＮ相クロック発生
回路は構成が複雑かつ高価であるという欠点があった。However, the conventional N-phase clock generation circuit having such a configuration has the disadvantage that the configuration is complicated and expensive.
また、第５図は２４相の場合の構成例であるが、Ｎ＝３
．５．６．７等のような２のべき乗でない相の場合はカ
ウンタ１０の周辺に付加回路を設け、カウンタ１０のカ
ウント値をクリヤする等の機能も必要となるという欠点
があった。In addition, although FIG. 5 shows an example of the configuration in the case of 24 phases, N=3
．． In the case of a phase that is not a power of 2, such as 5, 6, 7, etc., there is a drawback that an additional circuit is required around the counter 10 and a function such as clearing the count value of the counter 10 is also required.
ｉ呪ム旦若
本発明の目的は、単純かつ安価な構成のＮ相クロック発
生回路を提供することである。An object of the present invention is to provide an N-phase clock generation circuit having a simple and inexpensive configuration.
及皿立璽五
本発明のＮ相クロック発生回路は、発振器と、シリアル
入力及びＮビットのパラレル出力を有し、前記発振器の
発振出力に応じてシフト動作をするシフトレジスタと、
前記シフトレジスタの出力のうちＮ−１ビットを入力信
号とし、前記入力信号のうちの１つが特定値になったと
き前記特定値の反転値を前記シフトレジスタのシリアル
入力に送出する論理回路とを有することを特徴とする。The N-phase clock generation circuit of the present invention includes an oscillator, a shift register having a serial input and an N-bit parallel output, and performing a shifting operation in accordance with the oscillation output of the oscillator.
a logic circuit that uses N-1 bits of the output of the shift register as an input signal and sends an inverted value of the specific value to the serial input of the shift register when one of the input signals becomes a specific value; It is characterized by having.
Ｘ且１ 以下、図面を用いて本発明の詳細な説明する。X and 1 Hereinafter, the present invention will be explained in detail using the drawings.
第１図は本発明によるＮ相クロック発生回路の第１の実
施例の構成を示す回路図である０図において本発明の第
１の実施例によるＮ相クロック発生回路は、発振器１と
、シフトレジスタ２と、ノア回路３とを含んで構成され
、正極性の４相クロツクパルスを出力するものである。FIG. 1 is a circuit diagram showing the configuration of a first embodiment of an N-phase clock generation circuit according to the present invention. In FIG. The circuit includes a register 2 and a NOR circuit 3, and outputs positive polarity four-phase clock pulses.
発振器１の発振出力１０Ｇはシフトレジスタ２のタロツ
ク端子ＣＰに入力される。The oscillation output 10G of the oscillator 1 is input to the tarlock terminal CP of the shift register 2.
シフトレジスタ２はシリアル入力及び４ビットのパラレ
ル出力４（Ｑ１〜Ｑ４ ’）を有するものである。その
４ビットのパラレル出力４のうちの３ビット（つまり、
Ｎ−１ビット）のパラレル出力Ｑ１〜Ｑ３はノア回１！
ｌｓ３に入力される。The shift register 2 has a serial input and a 4-bit parallel output 4 (Q1 to Q4'). 3 bits of the 4-bit parallel output 4 (that is,
N-1 bits) parallel outputs Q1 to Q3 are NOR times 1!
It is input to ls3.
ノア回路３の出力３００はシフトレジスタ２のシリアル
入力端子Ｓｌに入力される。The output 300 of the NOR circuit 3 is input to the serial input terminal Sl of the shift register 2.
かかる構成からなる４相クロック発生回路の動作につい
て第２図を用いて説明する０図は本実施例による４相ク
ロック発生回路のパラレル出力４の値を示すタイムチャ
ートである０図において、いま、出力Ｑ１の初期値が論
理値「１」であると仮定すると、ノア回路３の出力は論
理値「０」となる、ここで、発振器１の発振出力１００
の周期を′ｒとすると、ＩＴ後に出力Ｑ２は出力Ｑ１が
シフトされて論理値「１」、出力Ｑ１はシリアル入力端
子８１の論理値がシフトされて論理値「０」となる。The operation of the four-phase clock generation circuit having such a configuration will be explained using FIG. 2. In FIG. Assuming that the initial value of the output Q1 is the logical value "1", the output of the NOR circuit 3 becomes the logical value "0", where the oscillation output of the oscillator 1 is 100
Assuming that the period of is 'r', after IT, the output Q2 is shifted from the output Q1 and has a logic value "1", and the output Q1 is shifted by the logic value of the serial input terminal 81 and has a logic value "0".
２−Ｔ後、同様に出力Ｑ１及び出力Ｑ２は論理値「０」
、出力Ｑ３は論理値「１」となる。After 2-T, output Q1 and output Q2 similarly have logical value "0"
, the output Q3 becomes a logical value "1".
３Ｔ後、出力Ｑ１、Ｑ２及びＱ３はともに論理値「０」
、出力Ｑ４は論理値「１」となる、このとき、ノア回路
３の入力はすべて論理値「０」となり、ノア回路３の出
力はずべて論理値「１」となる。After 3T, outputs Q1, Q2, and Q3 are all logic "0"
, the output Q4 has a logical value of "1". At this time, all inputs of the NOR circuit 3 have a logical value of "0", and all outputs of the NOR circuit 3 have a logical value of "1".
４Ｔ後、出力Ｑ１はノア回路３の出力がシリアル入力端
子Ｓｌを経由して入力され、論理値「１」となり、出力
Ｑ２〜Ｑ４はずべて論理値「０」となる。After 4T, the output of the NOR circuit 3 is inputted via the serial input terminal Sl, and the output Q1 has a logic value of "1", and the outputs Q2 to Q4 all have a logic value of "0".
以下、同様の動作が繰返され、パラレル出力４には４相
のデユーティ比２５％の正極性のタロツクパルスが得ら
れることになる。Thereafter, the same operation is repeated, and four-phase positive tarok pulses with a duty ratio of 25% are obtained at the parallel output 4.
以上は出力Ｑ１の初期値を論理値「１」と仮定して説明
したが、初期値を論理値「０」と仮定しても、出力Ｑ２
の初期値を論理値「１」と仮定することにより、上述と
同様な動作となる。また、出力Ｑ２の初期値を論理値「
０」と仮定しても、同様な考え方で上述と同様な動作と
なる。なお、６は不確定期間である。The above explanation has been made assuming that the initial value of the output Q1 is the logical value "1", but even if the initial value is assumed to be the logical value "0", the output Q2
By assuming that the initial value of is the logical value "1", the same operation as described above is obtained. Also, set the initial value of output Q2 to the logical value “
Even if it is assumed that "0", the operation is similar to that described above based on the same concept. Note that 6 is an uncertain period.
第３図は本発明によるＮ相クロック発生回路の第２の実
施例の構成を示す回路図であり、第１図と同等部分は同
一符号により示されている０図において本発明の第２の
実施例によるＮ相クロック発生回路は、発振器１と、シ
フトレジスタ２と、ナンド回路５とを含んで構成され、
負極性の４相クロツクパルスを出力するものである。FIG. 3 is a circuit diagram showing the configuration of a second embodiment of the N-phase clock generation circuit according to the present invention, and in FIG. The N-phase clock generation circuit according to the embodiment includes an oscillator 1, a shift register 2, and a NAND circuit 5,
It outputs negative polarity four-phase clock pulses.
この第２の実施例は第１の実施例（第１図参照）のノア
回路３の代りにナンド回路５を設けたものである。In this second embodiment, a NAND circuit 5 is provided in place of the NOR circuit 3 of the first embodiment (see FIG. 1).
かかる構成からなる４相クロック発生回路の動作につい
て第４図を用いて説明する０図は本実施例による４相ク
ロック発生回路のパラレル出力４の値を示すタイムチャ
ートである０図において、出力Ｑ１の初期値が論理値「
０」であると仮定すると、ナンド回路５の出力５００は
論理値１’ Ｉ Ｊとなり、以下上述の第１の実施例と
同様なシフト動作により、パラレル出力４には４相のデ
ユーティ比２５％の負極性のクロックパルスが得られる
ことになる。なお、６は不確定期間である。The operation of the four-phase clock generation circuit having such a configuration will be explained with reference to FIG. 4. FIG. The initial value of is a logical value "
0'', the output 500 of the NAND circuit 5 has a logical value of 1' I A clock pulse of negative polarity is obtained. Note that 6 is an uncertain period.
以上、第１及び第２の実施例においてはＮ＝４の場合の
Ｎ相クロック発生回路について説明したが、４相以外の
場合でも同様な回路構成によりＮ相クロック発生回路が
容易に実現できることは明らかであり、従来のＮ相クロ
ック発生回路に比較して単純かつ安価な構成で実現でき
るのである。Above, in the first and second embodiments, the N-phase clock generation circuit in the case of N=4 has been explained, but it is possible to easily realize the N-phase clock generation circuit with the same circuit configuration even in cases other than 4 phases. This is obvious and can be realized with a simpler and cheaper configuration than the conventional N-phase clock generation circuit.
１１０力」
以上説明したように本発明は、発振器及びＮビットのシ
フトレジスタの藺にノア回路又はナンド回路を組合せる
ことにより、Ｎ相クロック発生回路を単純かつ安価な構
成で実現できるという効果がある。As explained above, the present invention has the effect that an N-phase clock generation circuit can be realized with a simple and inexpensive configuration by combining a NOR circuit or a NAND circuit with an oscillator and an N-bit shift register. be.
第１図は本発明の第１の実施例によるＮ相クロック発生
回路の構成を示す回路図、第２図は第１図のＮ相クロッ
ク発生回路の動作を示すタイムチャート、第３図は本発
明の第２の実施例によるＮ相クロック発生回路の構成を
示す回路図、第４図は第３図のＮ相クロック発生回路の
動作を示すタイムチャート、第５図は従来のＮ相クロッ
ク発生回路の構成を示す回路図である。
主要部分の符号の説明
１・・・・・・発振器
２・・・・・・シフトレジスタ
３・・・・・・ノア回路
う・・・・・・ナンド回路FIG. 1 is a circuit diagram showing the configuration of the N-phase clock generation circuit according to the first embodiment of the present invention, FIG. 2 is a time chart showing the operation of the N-phase clock generation circuit of FIG. 1, and FIG. A circuit diagram showing the configuration of an N-phase clock generation circuit according to a second embodiment of the invention, FIG. 4 is a time chart showing the operation of the N-phase clock generation circuit of FIG. 3, and FIG. FIG. 2 is a circuit diagram showing the configuration of a circuit. Explanation of symbols of main parts 1... Oscillator 2... Shift register 3... NOR circuit NAND circuit
Claims (1)
上の整数）のパラレル出力を有し、前記発振器の発振出
力に応じてシフト動作をするシフトレジスタと、前記シ
フトレジスタの出力のうちＮ−１ビットを入力信号とし
、前記入力信号のうちの１つが特定値になったとき前記
特定値の反転値を前記シフトレジスタのシリアル入力に
送出する論理回路とを有することを特徴とするＮ相クロ
ック発生回路。(1) An oscillator, a shift register having a serial input and a parallel output of N bits (N is an integer of 2 or more) and performing a shifting operation according to the oscillation output of the oscillator, and N of the outputs of the shift register. - an N-phase logic circuit that takes one bit as an input signal and sends an inverted value of the specific value to the serial input of the shift register when one of the input signals becomes a specific value; Clock generation circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6447088A JPH01236813A (en) | 1988-03-17 | 1988-03-17 | N-phase clock generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6447088A JPH01236813A (en) | 1988-03-17 | 1988-03-17 | N-phase clock generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01236813A true JPH01236813A (en) | 1989-09-21 |
Family
ID=13259147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6447088A Pending JPH01236813A (en) | 1988-03-17 | 1988-03-17 | N-phase clock generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01236813A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0851676A2 (en) * | 1996-12-30 | 1998-07-01 | Eastman Kodak Company | Programmable clock generator for an imaging device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4890171A (en) * | 1972-02-28 | 1973-11-24 | ||
| JPS5248671U (en) * | 1975-10-03 | 1977-04-06 |
-
1988
- 1988-03-17 JP JP6447088A patent/JPH01236813A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4890171A (en) * | 1972-02-28 | 1973-11-24 | ||
| JPS5248671U (en) * | 1975-10-03 | 1977-04-06 |
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| EP0851676A2 (en) * | 1996-12-30 | 1998-07-01 | Eastman Kodak Company | Programmable clock generator for an imaging device |
| EP0851676A3 (en) * | 1996-12-30 | 1999-07-28 | Eastman Kodak Company | Programmable clock generator for an imaging device |
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