JPH01229358A - 主記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 主記憶装置を共有する複数の処理装置からの主記憶装置
に対するアクセス要求を制御する主記憶制御装置におけ
るリクエスト制御方式に関し。

バンクビジーチェックおよびプライオリティ回路のハー
ドウェア量を減少させ、かつスループットの低下を防く
ことができる手段を提供することを目的とし。

接続されるＮ台の処理装置からのリクエストの１つを選
択するセレクタと、Ｎより小さくかつ２以上の数である
Ｍ個のバンクビジーチェックおよびプライオリティ制御
用のポートとを備え、前記セレクタで選択されたリクエ
ストを、前記ポートの状態に応じて、その１つにセット
することにより、リクエストを複数のポートにフローテ
ィングにセットするように構成する。

〔産業上の利用分野〕

本発明は、主記憶装置を共有する複数の処理装置からの
主記憶装置に対するアクセス要求を制御する主記憶制御
装置におけるリクエスト制御方式に関する。

〔従来の技術〕

第７図および第８図は、それぞれ従来方式の例を示す。

図中、１２−０〜１２−３は各処理装置からのリクエス
ト情報がセットされるリクエストレジスタ、１６はバン
クビジーチェックおよびプライオリティ回路、２０はへ
クトルユニソト用のボート　２２は制御パイプライン、
３０．３０−０．３０−１はプライオリティボート、３
１はセレクタ、３２はリクエストセレクト制御回路、３
３はセレクタを表す。

第７図に示す主記憶制御装置の例では、ヘクトルユニノ
ト用の４個のプライオリティポート２０と、その他の各
処理装置対応に個別にプライオリティポート３０−０．
３０−１．・・・を用意し、これらのボートにセットさ
れたリクエストを、すべてバンクビジーチェックおよび
プライオリティ回路１６へ送り、バンクビジーチェック
およびプライオリティ回路１６により、バンクビジーチ
ェックやプライオリティ制御等を行い、その結果によっ
て、１つのリクエストを、セレクタ３１によって選択し
て、制御パイプライン２２へ送る。なお。

ＲＯないしＲ７は各ボートに対するリリース信号である
。

第８図に示す主記憶制御装置の例では、ヘクトルユニノ
ト以外の処理装置に対するプライオリティポートを、ボ
ート３０として１つにまとめ、各処理装置からリクエス
トレジスタ１２−０等にリクエストがセットされると、
リクエストセレクト制御回路３２により、その１つを取
り上げ、ボート３０にセットする。そして、バンクビジ
ーチェックおよびプライオリティ回路１６によるセレク
ト信号により、セレクタ３１によって、ボート３０また
はボート２０の１つのリクエストを選択し。

制御パイプライン２２へ送る。空きになったボートは、
ボートリリース信号ＲＡまたはＲｖ０〜Ｒ■３によって
解放される。

〔発明が解決しようとする課題〕

複数の処理装置が接続される上記１１制御装置を。

第７図に示すように、処理装置毎にプライオリティポー
トを持つような構成とした場合、ボート間のプライオリ
ティをとるときに、多数のボートを同時にチエツクしな
ければならないため、プライオリティ回路が非常に？！
雑になり、また、主記憶装置のバンクビジーチェックも
、全ボートについて同時にチエツクしなければならない
ため、そのハードウェア量が膨大になる。

そこで、第８図に示すように、ヘクトルユニソトのよう
な高いスループットが要求される装置以外の通常の処理
装置からのリクエストを選択して。

１つのプライオリティポート３０にセットするような構
成にすることがある。

しかし、第８図に示すような構成にした場合。

プライオリティポート３０が複数の装置に対して１つし
かないため、１つのリクエストがバンクビジー等により
、ボートで長時間待たされると、ボートを共有する他の
処理装置からのリクエストも。

ボートが空かないため同様に待たされることになる。こ
のとき、ボートが空かないために待たされたリクエスト
に、他に待たされる要因がないとすれば、そのリクエス
トを発行した装置から見ると。

第７図に示す構成に比べて、主記憶アクセス時間が長く
なったように見えるため、スループットが低下するとい
う問題がある。

本発明は上記問題点の解決を図り、バンクビジーチェッ
クおよびプライオリティ回路のハードウェア量を減少さ
せ、かつスループットの低下を防ぐことができる手段を
提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。

第１図において、　　１０−０〜１０−ｎは主起ｔ９装
置に対するアクセス要求を出す中央処理装置（ＣＰ　Ｕ
）や入出力処理装置（１０Ｐ）等の処理装置、１１は主
記憶制御装置、１２−０〜１２−ｎは各処理装置からの
リクエストがセットされるリクエストレジスタ、１３は
リクエストをｉ！訳する制御を行うリクエストセレクト
制御回路、１４はリクエストの１つを選択するセレクタ
、１５−〇〜１５−ｍはバンクビジーチェックおよびプ
ライオリティ制御用のプライオリティポート、１６はバ
ンクビジーチェックおよびプライオリティ回路、１７は
上記ｉｆ装置である。また、ＲＡｏ〜ＲＡ、は各プライ
オリティポートを解放するポートリリース信号を表す。

セレクタ１４は、Ｎ台の処理装置１０−０〜ＩＱ−ｎか
らのリクエストの１つを選択し、空いているプライオリ
ティポート１５−０〜１５−ｍの１つに供給する。プラ
イオリティポートは４本発明では、Ｎより小さくかつ２
以上のＭ個用意されている。空いているプライオリティ
ポートが複数あれば、その中のどれにリクエストをセッ
トしてもよい。

バンクビジーチェックおよびプライオリティ回路１６は
、プライオリティボー）１５−０〜１５−ｍにセットさ
れたリクエストについて、バンクビジーチェックおよび
プライオリティ制御を行う。

そして、処理済みとなったリクエストを保持するプライ
オリティポート１５−０〜１５−ｍおよびリクエストセ
レクト制御回路１３に対し、ポートリリース信号を送出
する。

〔作用〕

Ｎ台の処理装置からのリクエストを、セレクタ１４によ
ってセレクトした後１例えば２個のプライオリティポー
トにフローティングにセットするポート構成をとる。す
なわち、各処理装置と各プライオリティポートとの関係
を、予め固定的に定めないで、各処理装置からのリクエ
ストを、空いているプライオリティポートの１つにセ−
／　トするようにする。

この場合、Ｎ台の処理装置に対して、２個のプライオリ
ティポートを持つことになるため、１つのポートのリク
エストが、バンクビジー等により。

ポートに保持されたまま長時間待たされても、他の処理
装置からのリクエストは、もう一方のプライオリティポ
ートを利用することができる。そのため、ポートを共存
する装置間で、リクエストの追い越しが可能になる。従
って、第８図に示したような構成に比べて、ポートが空
かないことによる待ち時間を減少させることができる。

また、第７図に示すような構成に比べて、ポート数が少
ないため、プライオリティ回路が簡単になり、バンクビ
ジーチェック回路のハードウェア量についても減少させ
ることができる。

なお、多数の処理装置に接続される主記憶制御！Ａ置で
は、処理装置を数装置ずつグループ化し。

その各グループに対して９本発明を適用してもよい。

（実施例〕 第２図は本発明の一実施例、第３図は本発明の一実施例
に係るプライオリティポートの回路例。

第４図は本発明の一実施例に係るリクエストセレクト制
御回路の例、第５図は本発明の一実施例と従来例とを比
較するためのタイムチャート、第６図は本発明の他の一
実施例を示す。

第２図において、第１図と同符号のものは第１図に示す
ものに対応し、２０はへクトルユニソト用のプライオリ
ティポート、２１はセレクタ、２２は制御パイプライン
、ＲＡ、、ＲＡ、、ＲＶ。

〜ＲＶ３はポートリリース信号、Ｓｏ〜Ｓ、はセレクト
信号を表す。

処理装置（０）〜（３）からのリクエストは、−旦。

装置毎に１つずつあるリクエストレジスタ１２−〇〜１
２−３にそれぞれセットされる。リクエストの内容は、
有効ビット、オペコードおよびアドレスである。

リクエストセレクト制御回路１３は、リクエストレジス
タの有効ビットが“有効゛になっているリクエストの１
つを選択するセレクト信号３０〜Ｓ、を、セレクタ１４
に対して送出し、セレクタ１４は、そのリクエストを選
択する。なお、このとき、どの処理装置からのリクエス
トであるかを識別するための装置ＩＤを、リクエストに
付加する。

もし、接続されているリクエストレジスタ１２−〇等に
、１つもリクエストがないか、ブライオ効ビット出力を
オフにする。また、２以上のリクエストがある場合には
、各処理装置毎に定められた優先順位により、１つをセ
レクトするものとする。この優先順位は、どのように与
えてもよい。

このとき、セレクトされなかったほうのリクエストは、
そのままリクエストレジスタに保持される。

セレクタ１４によりセレクトされたリクエストは、２つ
のプライオリティボート１５−０．１５−１の状態によ
り、そのどちらか一方にセットされる。片方のみ空きな
らば、その空きのボートヘセットされ１両方とも空いて
いれば１例えばプライオリティポート１５−０ヘセント
される。

ベクトルユニットのような高スループツトが要求される
処理装置（４）からのリクエストは、そのままポート（
Ｐ　Ｖ、〜ＰＶ３）２０にセントされる。

各ポート１５−０．１５−１．２０にセットされたリク
エストは、アドレスから求められる主記憶のバンクがビ
ジーであるかどうかチエツクされ。

ビジーならば、ボートリリース信号ＲＡＱ、ＲＡ、。

ＲＶ。〜ＲＶ、がオンにならないため、ポートに保持さ
れたままとなる。もし、ビジーでなければ。

他ポートとの優先順位により、ポートリリース信号がオ
ンになるかどうかが定まる。すなわち、他ポートに有効
かつビジーでないリクエストが１つもないならば、ポー
トリリース信号はオンとなるが、２つ以上のポートに有
効かつビジーでないリクエストがあれば、優先順位の高
いポートのポートリリース信号のみがオンとなる。

このとき、セレクタ２１は、ポートリリース信号がオン
になったポートをセレクトし、リクエストを制御パイプ
ライン２２を介して主記憶装置へ送る。制御ｌパイプラ
イン２２は、ポートリリース信号と装置ＩＤにより、主
記憶装置からのリードデータを各処理装置へ転送すると
きの制御またはライドリクエストの完了を各処理装置へ
通知する制御を行う、また、ライドリクエストのときは
。

主記憶装置へのライトデータの選択もあわせて行う。

バンクビジーチェックおよびプライオリティ回路１６は
、ポートリリース信号がオンになったとき、そのリクエ
ストに対応するバンクを所定の時間（主記憶のアクセス
時間により定まる時間）。

ビジーにする。

第３図は、第２図に示すプライオリティポート（ボート
へ〇、ポートＡ、）の回路例である。

第３図において、■。、■１はそれぞれポー）ＡＯ、ポ
ートＡ、の有効ビットを示すフリップフロ・ノブであり
、ＲＡ、、ＲＡ、はそれぞれポートＡｏ。

ポートＡＩのリリース信号であり、Ｄｏ、Ｄ＋　はポー
トＡｓ、　　ポートＡ１のオペコード等が格納されるデ
ータレジスタである。また、■、は第２図に示すセレク
タ１４から送られてくるリクエストの有効信号、Ａ、は
セレクタ１４から送られてくるリクエストデータである
。このリクエストデータには、オペコード、アドレス、
装置ＩＤが含まれる。

セレクタ１４から送られてきたリクエストは。

■。、Ｖ、、ＲＡ、、ＲＡ、により、以下のようにセッ
トされる。■。、■ヨが共にオフならば、ポートＡ。

側にセットされ、フリップフロップ■。がオンになる。

このときリクエストデータは、ボートＡ１例のレジスタ
Ｄ、にも入力されるが、■、がオンにならないため、意
味を持たない。

フリップフロップＶ、、Ｖ、の一方のみがオンならば、
■。、■、がオフのボート側にリクエストがセットされ
る。

■。、■１が共にオンのときは、ＲＡｏまたはＲＡｌが
オン（ＲＡ　ｏおよびＲＡ　ｌが同時にオンになること
はない）のポートにリクエストがセットされる。ただし
、■。、Ｖｌが共にオンで、ＲＡａ、ＲＡｌが共にオフ
のときは、■４がオンにならない（セレクタ１４から有
効なリクエストが送られてこない）ように、第２図に示
すリクエストセレクト制御回路１３が制御する。

第４図は、第２図に示すリクエストセレクト制御回路１
３およびリクエストレジスタ１２−０〜１２−３の有効
ビットの部分の回路を示したものである。

第４図において、Ｂ０〜Ｂ３は各リクエストレジスタの
有効ビットを保持するもので、ＳＲフリフブフロソブで
構成される。ＳＲ，〜ＳＲ３は。

各処理装置から送られてくるリクエストセット信号で、
フリップフロップＢ０〜Ｂ１をオンにすると共に、リク
エストデータをリクエストレジスタにセットする。

８０〜Ｂ３がオンになると、第２図に示すセレクタ１４
を通り、ポートＡｏまたはポートＡ、にリクエストがセ
ットされるまでの間、オンを維持する。その間、リクエ
ストレジスタにあるリクエストは有効である。８０〜Ｂ
３は、セレクタ１４のセレクト信号８０〜Ｓ３により、
リセットされる。

各処理装置は、ＳＲ，〜ＳＲ３をオンにした後。

対応する８０〜Ｂ、がオフになるまで３次のリクエスト
を発信してはならない。これを保証するためには、Ｂｅ
〜Ｂ、の状態を各処理装置へ送る必要があるが、スルー
プットが低くてもよい処理装置では、制御パイプライン
から送られてくるライドリクエストの完了通知またはリ
ードデータの受信後に次のリクエストを発信することで
代用することができる。

第４図に示すＣは、ポートＡＯ，ＡＩにリクエストがい
くつあるかを示すもので、このレジスタの値が“０”か
“１゛ならば、ボートリリース信号ＲＡ、またはＲＡ、
に関係なく１　セレクタ出力の有効信号■、をオンにす
ることができる。Ｃが“２゛ならば、ＲＡｏまたはＲＡ
　ｌがオンでなければ、■、をオンにしてはならない。

ＣＴＲは、レジスタＣの＋１を行う回路で、ＣＭがオン
のとき−１，ＣＰがオンのとき＋１．共にオフのときは
、レジスタＣの値をそのまま出力する。なお、ＣＭ、Ｃ
Ｐが共にオンになることはない。ｄｅｃはデコーダで、
Ｃの値により、　　Ｃ６〜Ｃｚがオンになる。この例で
は、リクエストレジスタの優先順位を固定的に定め、レ
ジスタ番号が小さいほど優先順位が高いものとしている
。ポートへ送るリクエストに付加する処理装置を識別す
るための装置ＩＤは、セレクタ１４のセレクト信号８０
〜Ｓ、をエンコードすることにより得ることができる。

第５図（イ）および（ロ）は、第２図に示す実施例の動
作と、第８図に示す従来例の動作とを比較するためのタ
イムチャートである。

今、処理装置（０）〜（２）から同時にリクエストレジ
スタにリクエストがセットされたとする。このうち、処
理装置（０）、（１）からのリクエストは。

同一バンクＸに対するリクエストであり、処理装置（２
）からのリクエストはバンクＹをアクセスするリクエス
トであるとする。また、リクエストセレクト制御におけ
る優先順位は、レジスタ番号の小さい順に高いものとす
る。バンクビジー時間は。

ここでは４τである。

第５図（イ）と（ロ）とを比べてみるとわかるように、
リクエストレジスタ（２）にあるバンクＹに対するリク
エストの保持時間が、第５図（ロ）に示す従来例のほう
が、第５図（イ）に示す本発明の実施例よりも、４τ時
間長くなっている。

これは、第５図（ロ）の場合、リクエストレジスタ（１
）からのリクエストが、ポートＡでバンクＸがビジーの
ためにリリースされず、ポートＡが空かないので、リク
エストレジスタ（２）がセレクトされなかったためであ
る。処理装置（２）にとっては、主記憶アクセス時間が
長くなったように見える。

一方、第５図（イ）に示す本実施例では、ポートがＡゆ
、Ａ＋の２つになっているため、リクエストレジスタ（
１）からのリクエストがポートＡＩ　に保持されたまま
になっていても、ポートＡｏが空いているために、リク
エストレジスタ（２）のバンクＹに対するリクエストは
、ポートＡ０にセットされ、先にリリースされる。すな
わち、リクエストレジスタ（２）からのリクエストが、
リクエストレジスタ（１）からのリクエストを追い越し
たことになる。従って、処理装置（２）にとっては、従
来例に比べて主記憶アクセス時間が４で短く見えること
になる。

第６図は、主記憶制御装置１１に接続される処理装置が
多数ある場合の本発明の一実施例を示している。フロー
ティングにしているプライオリティボートの数が多くな
ると、その制御が複雑になる。そこで、主記憶制御装置
１１に接続する処理装置を、ある台数毎にグループ化し
、その各グル−プにプライオリティボートを２個ずつ割
り当てて、各グループ毎に、２個のプライオリティボー
トを共有するようにしている。

第６図の例では、処理装置（０）から（ｋ）までをＡグ
ループとし、処理装置ｔ（ｋ＋１．）から（ｎ）までを
Ｂグループとして、それぞれセレクタ１４Ａ、１４Ｂと
、プライオリティボート１５−０．１５−１およびプラ
イオリティポート１５−２．１５−３を設けている。

なお、ポート数とプライオリティ回路の複雑さの関係は
以下の通りである。

ここで、■、は、ｉ番目のボートにバンクビジーでない
リクエストが存在することを示し＋Ｐｉは１１番目のボ
ートの優先順位を示すものとする。

優先順位は、値が大きい方が順位が高いとする。

例えば、第０番目のボートのリリース条件は。

■。が“ｌ”で、かつＰｏがｋであるときに、により大
きいＰ、（ただしｉ≠０）でその■、が“１”であるも
のが存在しないことである。これを論理式で書き表すと
明らかなように、ポート数が増えると１式が急激に複雑
化する。そのため。

プライオリティ回路は複雑になる。

〔発明の効果〕

以上説明したように１本発明によれば、各処理装置毎に
プライオリティポートを用意する場合に比べて、ポート
数が少ないため、プライオリティ回路が簡単になり、ま
たバンクビジーチェック回路のハードウェア量も減らす
ことができる。一方。

複数の処理装置で１個のボートを共有する場合に比べて
、ボートを共有する処理装置間でリクエストの追い越し
が可能になるため、スルーブツトを高くすることができ
る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図。 第２図は本発明の一実施例。 第３図は本発明の一実施例に係るプライオリティボート
の回路例。 第４図は本発明の一実施例に係るリクエストセレクト制
御回路の例。 第５図は本発明の一実施例と従来例とを比較するための
タイムチャート。 第６図は本発明の他の一実施例。 第７図および第８図は従来方式の例を示す。 図中、１０−０〜１０−ｎは処理装置、１１は主記憶制
御袋！、１２−０〜１２−ｎはリクエストレジスタ、１
３はリクエストセレクト制御回路。 １４はセレクタ、１５−０〜１５−ｍはプライオリティ
ポート、１６はバンクビジーチェックおよびプライオリ
ティ回路、１７は主記憶装置を表す。

Claims (1)

1. 【特許請求の範囲】 複数の処理装置（１０−０、・・・１０−ｎ）に接続さ
   れる主記憶制御装置（１１）において、 接続されるＮ台の処理装置からのリクエストの１つを選
   択するセレクタ（１４）と、 Ｎより小さくかつ２以上の数であるＭ個のバンクビジー
   チェックおよびプライオリティ制御用のポート（１５−
   ０、・・・１５−ｍ）とを備え、前記セレクタで選択さ
   れたリクエストを、前記ポートの状態に応じて、その１
   つにセットすることにより、リクエストを複数のポート
   にフローティングにセットするようにしたことを特徴と
   するリクエスト制御方式。