JPH01223891A - Video information processor - Google Patents
Video information processorInfo
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- JPH01223891A JPH01223891A JP4860188A JP4860188A JPH01223891A JP H01223891 A JPH01223891 A JP H01223891A JP 4860188 A JP4860188 A JP 4860188A JP 4860188 A JP4860188 A JP 4860188A JP H01223891 A JPH01223891 A JP H01223891A
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- digital signals
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- 238000010586 diagram Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 1
Landscapes
- Color Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は2画像処理装置に関し、特に、 NTSCのビ
デオ信号に、すでにハードディスク等の外部メモリに格
納された画像信号を合成し出力する装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a two-image processing device, and particularly to a device that combines and outputs an NTSC video signal with an image signal already stored in an external memory such as a hard disk. .
従来、この種の技術として、ラインクロマキ装置がある
。Conventionally, as this type of technology, there is a line chroma system.
上述した従来のラインクロマキ装置には、ノ・−ドディ
スク等の外部メモリからの静止画入力部がなく、また、
静止画処理用のメモリも備えていないため、静止画の映
像を任意のサイズに縮小とか。The conventional line chroma system described above does not have a still image input section from an external memory such as a node disk, and
Since it does not have memory for still image processing, it is possible to reduce still image video to an arbitrary size.
ポノショニングして、動画映像に2重ね合わせることが
できないという欠点がある。The drawback is that it is not possible to perform positioning and superimpose two images on a moving image.
本発明の課題は、上記欠点を除去し、静止画の映像を、
任意のサイズに縮小とかポジショニングして、動画映像
に重ね合わせることができるビデオインフォメーション
プロセッサを提供することにある。The object of the present invention is to eliminate the above-mentioned drawbacks and to convert still images into
The purpose of the present invention is to provide a video information processor capable of reducing or positioning a video to an arbitrary size and superimposing it on a moving image.
本発明によれば、テレビジョン動画信号を、R、G、及
びBのアナログ信号に変換するアナログコンバータ1と
、該R,G、及びBのアナログ信号をそれぞれR,G、
及びBのデジタル信号に変換するアナログ・デソタルコ
ンバータ2 (!: 、 該−アナログ・デソタルコン
バータから出力されだR,G。According to the present invention, an analog converter 1 converts a television video signal into R, G, and B analog signals, and converts the R, G, and B analog signals into R, G, and B analog signals, respectively.
and B into digital signals (!: , R, G output from the -analog digital converter).
及びBのデジタル信号を格納する第1のメモリ3と、該
第1のメモリから出力されたR、G、及びBのデジタル
信号に係数k(ただし、O≦k≦1)をかけ合わせる第
1の乗算器6と、外部メモリ17に格納された。静止画
像信号に関するR、G。and a first memory 3 that stores R, G, and B digital signals, and a first memory 3 that multiplies the R, G, and B digital signals output from the first memory by a coefficient k (O≦k≦1). multiplier 6 and external memory 17. R, G regarding still image signals.
及びBのデジタル信号を読み出し、格納する第2のメモ
リ12と、該静止画像信号に関するR、G。and a second memory 12 for reading and storing digital signals of R and B, and R and G regarding the still image signals.
及びBのデジタル信号をアドレッサ5により書き込む時
に、サイズ、位置を調整して格納する第3のメモリ11
と、該第3のメモリから出力されたR、G、及びBのデ
ジタル信号に係数(1−k)をかけ合わせる第2の乗算
器10と、前記第1及び第2の乗算器から出力されだR
,G、及びBのデジタル信号を、互に加算する加算器7
と、該加算器から出力されたR、G、及びBのデジタル
信号をR,G、及びBのアナログ信号に変換するデジタ
ル・アナログコンバータ9とを有し、さらに。and a third memory 11 that adjusts the size and position and stores the digital signals of B when writing them using the addresser 5.
, a second multiplier 10 that multiplies the R, G, and B digital signals output from the third memory by a coefficient (1-k), and the signals output from the first and second multipliers. DaR
, G, and B digital signals mutually.
and a digital-to-analog converter 9 that converts the R, G, and B digital signals output from the adder into R, G, and B analog signals, and further includes:
前記第1のメモリから出力されだR,G、及びBのデジ
タル信号を、前記第3のメモリから出力されたR、G、
及びBのデジタル信号に切シ換える時点を示すキー信号
を作り、前記第1及び第2の乗算器に与え、該第1及び
第2の乗算器の係数を変化させるキー発生器8と、該キ
ー発生器に、前記第3のメモリから出力されたR、G、
及びBのデジタル信号の任意位置の信号を保持させるだ
めのタイミングパルスを発生するマーカ回路16とを有
することを特徴とするビデオインフォメーションプロセ
ッサが得られる。The R, G, and B digital signals output from the first memory are combined with the R, G, and B digital signals output from the third memory.
a key generator 8 that generates a key signal indicating a time point to switch to the digital signal of and B, and supplies it to the first and second multipliers to change the coefficients of the first and second multipliers; R, G, outputted from the third memory to the key generator,
and a marker circuit 16 for generating a timing pulse for holding a signal at an arbitrary position of the digital signal B.
次に本発明の実施例について図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.
第1図を参照すると、ビデオ信号19はアナ口グデコー
ダ1を通pR,G、Bのコンポーネント信号20,21
.22に変換され、さらにアナログ・デノタルコンバー
タ2によってR,G、及びBのデジタル信号23,24
.及び25に変換され、第1のメモリ3に格納される。Referring to FIG. 1, a video signal 19 passes through an analog decoder 1 to pR, G, B component signals 20, 21.
.. 22, and further converted into R, G, and B digital signals 23, 24 by the analog/digital converter 2.
.. and 25 and stored in the first memory 3.
一方、・・−ドディスク17に格納してあった背景色が
単一色たとえば青のところに置いた商品の画像を第2の
メモリ12ヘロードする。第2のメモリ12から第3の
メモリ11への画像データ信号の転送時に。On the other hand, . . . loads an image of a product placed in a place where the background color is a single color, for example, blue, which was stored in the hard disk 17, into the second memory 12. When transferring the image data signal from the second memory 12 to the third memory 11.
データ間引きと、アドレッサ5よシ発生するアドレスの
スタート位置を変えることによ92画像のサイズと、ポ
ジションを変えることができる。第3のメモリ11の出
力データのうち、マーカ回路16からのマーカの位置の
データをキー発生器8に入力しストアする。キー発生器
8は、このストアされだR,G、Bの値と第3のメモリ
11からの出力画像信号とを比較し、一致した時に、キ
ー信号(すげ変えパルス)41を出力する。このキー信
号41によシ、第1のメモリ3からの画像データ26,
27.28と、第3のメモリ11からの出力画像データ
43,44.45を2乗算器6゜10により、それぞれ
に、1−k(o≦k≦1)と乗算し、さらに、加算器7
によI)2画面を合成する。By thinning out the data and changing the start position of the address generated by the addresser 5, the size and position of the 92 images can be changed. Among the output data of the third memory 11, the marker position data from the marker circuit 16 is input to the key generator 8 and stored. The key generator 8 compares the stored R, G, and B values with the output image signal from the third memory 11, and outputs a key signal (pass change pulse) 41 when they match. According to this key signal 41, the image data 26 from the first memory 3,
27.28 and the output image data 43, 44.45 from the third memory 11 are each multiplied by 1-k (o≦k≦1) by a 2 multiplier 6°10, and then an adder 7
I) Combine the two screens.
この際2両画像データがクロスフェードされるように、
係数kを変化させる。この様子を第2図に示す。At this time, so that the image data of the two cars is cross-faded,
Change the coefficient k. This situation is shown in FIG.
なお、第1図において、4は水平及び垂直同期信号分離
回路、18はマーカ回路16にマーカの位置を指定する
などのコントロールに使用されるコントローラである。In FIG. 1, 4 is a horizontal and vertical synchronizing signal separation circuit, and 18 is a controller used for controlling the marker circuit 16 to specify the position of a marker.
以上説明したように本発明は、ハードディスク等にファ
イリングされた映像1例えば、ネックレス、メガネ、髪
型などをカメラから入力された人物に重ね合わせること
により、いわゆる「着き替え」ができる効果がある。As described above, the present invention has the effect of allowing so-called "change of clothes" by superimposing the image 1, such as a necklace, glasses, hairstyle, etc., stored on a hard disk or the like on the person input from the camera.
・第1図に本発明の一実施例によるビデオインフォメー
ションプロセッサによるブロック図、第2図は第1図の
動作を示しだ図である。
1・・アナログデコーダ、2・・アナログ・デジタルコ
ンバータ、3−・第1のメモリ、4・・水平及び垂直同
期信号分離回路、5・・・アドレッサ、6・第1の乗算
器、7・・・加算器、8・・キー発生器、9デジタル・
アナログコンバータ、10・第2の乗算器、11・・第
3のメモリ、12・・第2のメモリ。
13・・・CPU 、 17・ハードディスク、18・
・コントローラ。- FIG. 1 is a block diagram of a video information processor according to an embodiment of the present invention, and FIG. 2 is a diagram showing the operation of FIG. 1. 1. Analog decoder, 2. Analog-digital converter, 3-. First memory, 4. Horizontal and vertical synchronization signal separation circuit, 5. Addresser, 6. First multiplier, 7..・Adder, 8...Key generator, 9 digital・
Analog converter, 10. second multiplier, 11.. third memory, 12.. second memory. 13...CPU, 17.Hard disk, 18.
·controller.
Claims (1)
グ信号に変換するアナログデコーダ(1)と、該R、G
、及びBのアナログ信号をそれぞれR、G、及びBのデ
ジタル信号に変換するアナログ・デジタルコンバータ(
2)と、該アナログ・デジタルコンバータから出力され
たR、G、及びBのデジタル信号を格納する第1のメモ
リ(3)と、該第1のメモリから出力されたR、G、及
びBのデジタル信号に係数k(ただし、0≦k≦1)を
かけ合わせる第1の乗算器(6)と、外部メモリ(17
)に格納された、静止画像信号に関するR、G、及びB
のデジタル信号を読み出し、格納する第2のメモリ(1
2)と、該静止画像信号に関するR、G、及びBのデジ
タル信号をアドレッサ(5)により書き込む時に、サイ
ズ、位置を調整して格納する第3のメモリ(11)と、
該第3のメモリから出力されたR、G、及びBのデジタ
ル信号に係数(1−k)をかけ合わせる第2の乗算器(
10)と、前記第1及び第2の乗算器から出力されたR
、G、及びBのデジタル信号を、互に加算する加算器(
7)と、該加算器から出力されたR、G、及びBのデジ
タル信号をR、G、及びBのアナログ信号に変換するデ
ジタル・アナログコンバータ(9)とを有し、さらに、
前記第1のメモリから出力されたR、G、及びBのデジ
タル信号を、前記第3のメモリから出力されたR、G、
及びBのデジタル信号に切り換える時点を示すキー信号
を作り、前記第1及び第2の乗算器に与え、該第1及び
第2の乗算器の係数を変化させるキー発生器(8)と、
該キー発生器に、前記第3のメモリから出力されたR、
G、及びBのデジタル信号の任意位置の信号を保持させ
るためのタイミングパルスを発生するマーカ回路(16
)とを有することを特徴とするビデオインフォメーショ
ンプロセッサ。1. An analog decoder (1) that converts a television video signal into R, G, and B analog signals, and the R, G
, and B analog signals to R, G, and B digital signals, respectively (
2), a first memory (3) that stores the R, G, and B digital signals output from the analog-to-digital converter; and a first memory (3) that stores the R, G, and B digital signals output from the first memory. A first multiplier (6) that multiplies the digital signal by a coefficient k (0≦k≦1), and an external memory (17).
), R, G, and B regarding the still image signal are stored in
A second memory (1
2), a third memory (11) that adjusts the size and position and stores the R, G, and B digital signals related to the still image signal when written by the addresser (5);
a second multiplier (1-k) that multiplies the R, G, and B digital signals output from the third memory;
10) and R output from the first and second multipliers.
, G, and B digital signals (
7) and a digital-to-analog converter (9) that converts the R, G, and B digital signals output from the adder into R, G, and B analog signals, and further includes:
The R, G, and B digital signals output from the first memory are converted into the R, G, and B digital signals output from the third memory.
and a key generator (8) that generates a key signal indicating the point of time to switch to the digital signal of B and supplies it to the first and second multipliers to change the coefficients of the first and second multipliers;
R output from the third memory to the key generator;
A marker circuit (16
) A video information processor comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4860188A JPH01223891A (en) | 1988-03-03 | 1988-03-03 | Video information processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4860188A JPH01223891A (en) | 1988-03-03 | 1988-03-03 | Video information processor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01223891A true JPH01223891A (en) | 1989-09-06 |
Family
ID=12807929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4860188A Pending JPH01223891A (en) | 1988-03-03 | 1988-03-03 | Video information processor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01223891A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1988
- 1988-03-03 JP JP4860188A patent/JPH01223891A/en active Pending
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