JPH01221249A - Control circuit of recording device - Google Patents
Control circuit of recording deviceInfo
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- JPH01221249A JPH01221249A JP63048998A JP4899888A JPH01221249A JP H01221249 A JPH01221249 A JP H01221249A JP 63048998 A JP63048998 A JP 63048998A JP 4899888 A JP4899888 A JP 4899888A JP H01221249 A JPH01221249 A JP H01221249A
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- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記録装置の制御回路に関し、特にファクシミ
リ、プリンタ装置等に使用する電子写真記録方式の記録
装置の制御回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a control circuit for a recording apparatus, and more particularly to a control circuit for an electrophotographic recording apparatus used in facsimiles, printers, and the like.
従来、この種の記録装置の制御回路は、記録速度、記録
紙幅、レーザ光学ユニット、LED記録ヘッド及びLC
S記録ヘッドなどの種類によって各種設計パラメータが
異なり装置固有に設計される為、固定された条件で、画
像信号、水平同期信号、垂直イネーブル信号、水平イネ
ーブル信号などの制御信号を処理または発生し出力して
いる。Conventionally, the control circuit for this type of recording apparatus has been configured to control the recording speed, recording paper width, laser optical unit, LED recording head, and LC.
Since various design parameters differ depending on the type of recording head, etc., and are designed uniquely to the device, control signals such as image signals, horizontal synchronization signals, vertical enable signals, and horizontal enable signals are processed or output under fixed conditions. are doing.
例えばA4判と84判サイズの用紙を併用する装置では
A4と84幅に対応した信号の処理及び信号発生ができ
るようになっている。For example, an apparatus that uses both A4 and 84 size paper is capable of processing and generating signals corresponding to A4 and 84 widths.
上述した従来の記録装置の制御回路は、用いられるハー
ドウェア機器の使用条件に一義的に依存している為、少
しでも使用条件が異なる場合には、あらためて新規設計
する必要がある。すなわち任意のハードウェア設定条件
で使用できないという問題がある。The control circuit of the conventional recording apparatus described above primarily depends on the usage conditions of the hardware equipment used, so if the usage conditions differ even slightly, it is necessary to design a new one. In other words, there is a problem that it cannot be used under arbitrary hardware setting conditions.
この問題は、特に、制御回路がLSI化されている場合
に顕著であり、記録速度、記録紙幅、記録ヘッドの種類
などの仕様条件を変更し記録装置のハードウェア機器を
開発する度に、多くのLSI開発費と、開発期間を必要
とするという問題がある。This problem is particularly noticeable when the control circuit is implemented as an LSI, and each time the specification conditions such as recording speed, recording paper width, and type of recording head are changed and the hardware equipment of the recording device is developed. There are problems in that it requires an LSI development cost and a long development period.
本発明の記録装置の制御回路は基本クロックをカウント
アツプし出力するカウンタ回路と、処理内容を指示する
パラメータを記憶するレジスタと、このレジスタからの
データに応じて前記カウンタ回路からの出力をトリガ信
号として出力するコンパレータと、前記トリガ信号によ
って記録動作に必要なタイミング信号を発生するタイミ
ング発生回路とを有している。The control circuit of the recording apparatus of the present invention includes a counter circuit that counts up and outputs a basic clock, a register that stores parameters that instruct processing contents, and a trigger signal that outputs the output from the counter circuit according to data from this register. and a timing generation circuit that generates a timing signal necessary for a recording operation based on the trigger signal.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は、本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
カウンター1は、本制御回路が信号を処理、発生する為
のタイムシーケンスを決定する為に基本クロックをカウ
ントアツプし出力する。The counter 1 counts up and outputs a basic clock in order to determine the time sequence for this control circuit to process and generate signals.
レジスタ2,3,4.5は、本制御回路が処理すべき指
示のタイミングパラメータをクロック数として外部回路
からパラメータ入力を信号線14゜15.16.17か
ら入力し、その値を蓄積し、この蓄積したデータをコン
パレータ6.7,8゜9に出力する。Registers 2, 3, and 4.5 receive parameter inputs from an external circuit through signal lines 14°15, 16, and 17 using the timing parameters of instructions to be processed by this control circuit as clock numbers, and store the values. This accumulated data is output to comparators 6.7 and 8.9.
コンパレータ6.7,8.9は、レジスタ2〜5から入
力されたデータと、カウンタ1より発生される基本クロ
ックのカウントアツプデータであるアドレス値とを比較
し、両者が一致した時に、トリガ信号をタイミング発生
回路に入力する。タイミング発生回路としては、本実施
例では、垂直同期信号発生回路10.水平同期信号発生
回路11、垂直イネーブル信号発生回路12.水平イネ
ーブル信号発生回路13を図示している。Comparators 6.7 and 8.9 compare the data input from registers 2 to 5 with the address value, which is the count-up data of the basic clock generated by counter 1, and when the two match, trigger signals are sent. is input to the timing generation circuit. In this embodiment, the timing generation circuit is a vertical synchronization signal generation circuit 10. Horizontal synchronization signal generation circuit 11, vertical enable signal generation circuit 12. A horizontal enable signal generation circuit 13 is illustrated.
各タイミング発生回路では、入力されたトリガ信号を基
に、外部回路または記録装置の制御に必要な形のタイミ
ング信号を発生する。Each timing generation circuit generates a timing signal necessary for controlling an external circuit or recording device based on the input trigger signal.
例えば、水平同期信号発生回路10では、トリガ信号に
よりフリップフロップなどにより構成される内部タイマ
を起動し、トリガ信号のタイミングをリーディングエツ
ジとして、基本クロックの2倍の幅を有するパルスを発
生する機能を有する。For example, the horizontal synchronization signal generation circuit 10 has a function of starting an internal timer composed of a flip-flop or the like by a trigger signal, and generating a pulse having twice the width of the basic clock using the timing of the trigger signal as a leading edge. have
このような構成にする事により、従来、カウンタ回路と
タイミング発生回路のみで構成され、同回路に固定され
たタイミング信号を発生した場合と異なり、制御回路外
部よりデータを入力できるので任意の時間のタイミング
信号を発生する事ができる。With this configuration, data can be input from outside the control circuit, unlike conventional systems that consist of only a counter circuit and a timing generation circuit, which generates a fixed timing signal. Can generate timing signals.
また、外部からのパラメータ設定については専用回路を
設け、ハード的な方法で入力しても良いが、記録装置に
用いられているCPUのバスと直結し、データーアドレ
スバスコントロール信号線を用いて入力することもでき
る。For external parameter settings, a dedicated circuit may be provided and input may be made using a hardware method; You can also.
また、CPUが8ビツトの処理の場合単独のレジスタで
は、レジスタに入力するアドレスデータは、最大28−
1番地までとなるが、レジスタ14.15.16.17
の前後に共通レジスタとして、8ビツトのレジスタを設
け、バッファとして使用することにより、アドレスデー
タを2回にわけて入力すれば、2t61番地までのパラ
メータ設定が可能である6例えば、A3判の記録幅を4
80ドツト/インチの密度で記録するとしても5612
ドツトであるから2t31番地まで設定することができ
る。In addition, when the CPU uses 8-bit processing, the address data input to the register can be up to 28-bit.
Up to address 1, register 14.15.16.17
By providing an 8-bit register as a common register before and after the , and using it as a buffer, it is possible to set parameters up to address 2t61 by inputting the address data twice.6 For example, when recording A3 size width to 4
Even if it is recorded at a density of 80 dots/inch, it will be 5612
Since it is a dot, it can be set up to address 2t31.
また、本回路は、個別部品を用いて構成する事もできる
がゲートアレイ等の手法におりLSI化する事により、
従来回路とほぼ同等の規模で達成することができる。Although this circuit can be constructed using individual components, it can also be constructed using LSI using techniques such as gate arrays.
This can be achieved on a scale almost equivalent to that of conventional circuits.
以上説明したように本発明は、カウンタ回路とタイミン
グ発生回路とを有する記録装置の制御回路において、前
記タイミング回路に付随して、レジスタとコンパレータ
により構成されるパラメータ設定回路を含む構成とする
事により発生処理信号のタイミングを外部より任意に設
定する事を可能にし、記録装置のハードウェア機器の仕
様条件を変更する場合でも同回路の変更を必要とせず、
従って、開発費開発期間を低減できるという効果がある
。As explained above, the present invention provides a control circuit for a recording device having a counter circuit and a timing generation circuit, which includes a parameter setting circuit including a register and a comparator in association with the timing circuit. The timing of the generated processing signal can be arbitrarily set externally, and even if the specifications of the recording device's hardware equipment are changed, there is no need to change the same circuit.
Therefore, there is an effect that the development cost and development period can be reduced.
第1図は本発明の一実施例のブロック図である。
1〜5・・・レジスタ、6〜9・・・コンパレーター、
10・・・垂直同期信号発生回路、11・・・水平同期
信号発生回路、12・・・垂直イネーブル信号発生回路
、13・・・水平イネーブル信号発生回路、14〜17
・・・パラメータ入力信号線、18・・・垂直同期信号
線、19・・・水平同期信号線、20・・・垂直イネー
ブル信号線、21・・・水平イネーブル信号線、22・
・・発振器。FIG. 1 is a block diagram of one embodiment of the present invention. 1 to 5...Register, 6 to 9...Comparator,
DESCRIPTION OF SYMBOLS 10... Vertical synchronization signal generation circuit, 11... Horizontal synchronization signal generation circuit, 12... Vertical enable signal generation circuit, 13... Horizontal enable signal generation circuit, 14-17
...Parameter input signal line, 18...Vertical synchronization signal line, 19...Horizontal synchronization signal line, 20...Vertical enable signal line, 21...Horizontal enable signal line, 22.
...Oscillator.
Claims (1)
と、処理内容を指示するパラメータを記憶するレジスタ
と、このレジスタからのデータに応じて前記カウンタ回
路からの出力をトリガ信号として出力するコンパレータ
と、前記トリガ信号によって記録動作に必要なタイミン
グ信号を発生するタイミング発生回路とを有することを
特徴とする記録装置の制御回路。A counter circuit that counts up and outputs a basic clock, a register that stores parameters that instruct processing contents, a comparator that outputs the output from the counter circuit as a trigger signal according to data from this register, and the trigger signal. 1. A control circuit for a recording apparatus, comprising: a timing generation circuit that generates a timing signal necessary for a recording operation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63048998A JPH01221249A (en) | 1988-03-01 | 1988-03-01 | Control circuit of recording device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63048998A JPH01221249A (en) | 1988-03-01 | 1988-03-01 | Control circuit of recording device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01221249A true JPH01221249A (en) | 1989-09-04 |
Family
ID=12818871
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63048998A Pending JPH01221249A (en) | 1988-03-01 | 1988-03-01 | Control circuit of recording device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01221249A (en) |
-
1988
- 1988-03-01 JP JP63048998A patent/JPH01221249A/en active Pending
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