JPH01221045A - Signal transmission equipment - Google Patents
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- JPH01221045A JPH01221045A JP4671988A JP4671988A JPH01221045A JP H01221045 A JPH01221045 A JP H01221045A JP 4671988 A JP4671988 A JP 4671988A JP 4671988 A JP4671988 A JP 4671988A JP H01221045 A JPH01221045 A JP H01221045A
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Abstract
Description
【発明の詳細な説明】
［産業−１−の利用分野］
この発明は信号伝送装置、特にパルストランスを用いた
信号伝送装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application in Industry-1-] The present invention relates to a signal transmission device, and particularly to a signal transmission device using a pulse transformer.
［従来の技術］
第３図は例えば「家庭における情報化に関する調査研究
会報告書（最終報告）−技術標準化編」［家庭における
情報化に関する調査研究会 昭和６１年３力発行］の８
９頁に開示された従来の信号伝送装置としての送受信回
路であり、図において、（１）は信号処理手段としての
ＣＰＵ、（３Ａ）はこのＣＰＵ （１）のＴｘｌ端子に
入力側を接続されたドライバ、（３Ｂ）はＣＰＵ （１
）のＴｘ２端子に入力側を接続されたドライバである。[Prior art] Figure 3 is, for example, 8 of ``Report of the Study Group on Computerization in the Home (Final Report) - Technology Standardization Edition'' [Study Group on Computerization in the Home, published by Sanryoku in 1986].
This is a transmission/reception circuit as a conventional signal transmission device disclosed on page 9. In the figure, (1) is a CPU as a signal processing means, and (3A) is a CPU whose input side is connected to the Txl terminal of (1). (3B) is the CPU (1
This is a driver whose input side is connected to the Tx2 terminal of ).
（４Ａ）はドライバ（３Ａ）の出力側にベースを接続さ
れたトランジスタ、（４Ｂ）はドライバ（３Ｂ）の出力
側にベースを接続されたトランジスタである。この両ト
ランジスタ（４Ａ）、（４Ｂ）は送信用スイッチング手
段として動作するもので、そのエミッタはそれぞれグラ
ンドに接続されている。(4A) is a transistor whose base is connected to the output side of the driver (3A), and (4B) is a transistor whose base is connected to the output side of the driver (3B). Both transistors (4A) and (4B) operate as switching means for transmission, and their emitters are each connected to ground.
（５）はパルストランスであり、このパルスト
゛ランス（５）の−次側の一方の端子（５Ａ）はトラ
ンジスタ（４Ａ）のコレクタに接続され、他方の端子（
５Ｂ）はトランジスタ（４Ｂ）のコレクタに接続され、
センタタップ（５Ｃ）は電源（図示せず）に接続されて
いる。またパルストランス（５）の二次側の端子（５Ｄ
）、 （５Ｅ）はそれぞれ直流電圧用１に用のコンデ
ンサ（９Ａ）、 （９Ｂ）を介して、伝送路（１１）
との接続端子（１０Ａ）、 （ＩＯＢ）に接続されて
いる。(5) is a pulse transformer, and this pulse transformer
One terminal (5A) on the negative side of the lance (5) is connected to the collector of the transistor (4A), and the other terminal (5A) is connected to the collector of the transistor (4A).
5B) is connected to the collector of the transistor (4B),
The center tap (5C) is connected to a power source (not shown). Also, the secondary side terminal (5D) of the pulse transformer (5)
), (5E) are connected to the transmission line (11) via capacitors (9A) and (9B) for DC voltage 1, respectively.
It is connected to the connection terminal (10A) and (IOB).
一方、（１５Ａ）はパルストランス（５）の−次側の端
子（５Ａ）とトランジスタ（１７Ａ）のベース間に接続
された抵抗、（１６Ａ）はトランジスタ（１７Ａ）のベ
ースとエミッタ間に接続された抵抗、（１５Ｂ）はパル
ストランス（５）の−次側の端子（５Ｂ）とトランジス
タ（１７Ｂ）のベース間に接続された抵抗、（１６Ｂ）
はトランジスタ（１７Ｂ）のベースとエミッタ間に接続
された抵抗である。このトランジスタ（１７Ａ）。On the other hand, (15A) is a resistor connected between the negative side terminal (5A) of the pulse transformer (5) and the base of the transistor (17A), and (16A) is a resistor connected between the base and emitter of the transistor (17A). The resistor (15B) is the resistor connected between the negative terminal (5B) of the pulse transformer (5) and the base of the transistor (17B), (16B)
is a resistor connected between the base and emitter of the transistor (17B). This transistor (17A).
（１７Ｂ）は受信用スイッチング手段として動作するも
ので、そのエミッタはそれぞれ電源（図示せず）に接続
されている。(17B) operates as a receiving switching means, and its emitters are each connected to a power source (not shown).
（１８）はベースをトランジスタ（１７Ａ）。(18) has a base as a transistor (17A).
（１７Ｂ）のコレクタに接続された！・ランジスタであ
り、このトランジスタ（１８）のエミッタはグランドに
接続され、コレクタはＣＩ’Ｕ （１）のＲｘ端子に接
続されている。Connected to the collector of (17B)! - This transistor (18) has an emitter connected to ground and a collector connected to the Rx terminal of CI'U (1).
なお、上記ドライバ（３Ａ）、（３Ｂ）の出力側とトラ
ンジスタ（１８）のコレクタはそれぞれ抵抗（１９Ａ）
、（１９Ｂ）、（１９Ｃ）を介して電源にプルアップさ
れ、トランジスタ（１８）のベースは抵抗（１９Ｄ）を
介してグランドにプルダウンされている。Note that the output sides of the drivers (3A) and (3B) and the collector of the transistor (18) are each connected to a resistor (19A).
, (19B), and (19C) to the power supply, and the base of the transistor (18) is pulled down to ground via a resistor (19D).
また、パルストランス（５）の巻数は、端子５Ａとセン
タタップ５Ｃ間：センタタップ５Ｃと端子５Ｂ間：端子
５Ｄと端子５Ｅ間−１： １ ： １であり、電源電圧
は５ｖである。The number of turns of the pulse transformer (5) is: between the terminal 5A and the center tap 5C: between the center tap 5C and the terminal 5B: between the terminal 5D and the terminal 5E: -1:1:1, and the power supply voltage is 5V.
上記構成の送受信回路は、家庭内の情報通信ネットワー
ク、いわゆる、ホームバスに用いられている。その伝送
方式は、伝送速度が９６００ｂｉｔ ／ ｓ ｅ ｃで
あり、伝送路の一部に直流重畳を許すために直流分の少
ないことが要求され、パルストランス（５）を用いて正
のパルス、負のパルス、パルストランスの解放の３つの
信号状態によって伝送するＡＭ１方式であり、パルスの
デユーティレイジオが５０％で負論理となっている。The transmitting/receiving circuit having the above configuration is used in a home information communication network, a so-called home bus. The transmission method has a transmission speed of 9600 bit/sec, and requires a small amount of DC to allow DC superposition in a part of the transmission path, and uses a pulse transformer (5) to transfer positive pulses and negative pulses. This is an AM1 method in which transmission is performed using three signal states: a pulse, and a release of a pulse transformer, and the duty ratio of the pulse is 50%, which is a negative logic.
第４図はこの送受信回路の中のパルス波形を示す図であ
り、（ａ、）はＣＰＵ （１）のＴｘｌ端子の出力波形
、（ｂ）はＣＰＵ （１）のＴｘ２端子の出力波形、（
Ｃ）はこの送信回路によって送信された実際の伝送路（
１１）上の出力波形、（ｄ）は前記の（ｃ）の実際の伝
送路（１１）の出力波形を復調した時の復調波形である
。FIG. 4 is a diagram showing the pulse waveform in this transmitting/receiving circuit, (a,) is the output waveform of the Txl terminal of CPU (1), (b) is the output waveform of the Tx2 terminal of CPU (1), (
C) is the actual transmission path (
11) The above output waveform, (d) is the demodulated waveform when the output waveform of the actual transmission line (11) in (c) is demodulated.
次に動作について説明する。ＣＰＵ （１）のＴｘ１端
子及びＴｘ２端子からパルスが出力されない時は、トラ
ンジスタ（４Ａ）及び（４Ｂ）は共にオフとなり、パル
ストランス（５）は開放される。Next, the operation will be explained. When no pulse is output from the Tx1 and Tx2 terminals of the CPU (1), both the transistors (4A) and (4B) are turned off, and the pulse transformer (5) is opened.
一ノｊＳＣＰＵ （１）のＴｘｌ端子から第４図（ａ）
に示したようなパルスが出力されると、トランジスタ（
４Ａ）がオンされ、パルストランス（５）を介して伝送
路（１１）に負のパルスが出力される。また、ＣＰＵ
（１）のＴｘ２端子から第４図に示したようなパルスが
出力されると、トランジスタ（４Ｂ）がオンされ、パル
ストランス（５）を介して伝送路（１１）に正のパルス
が出力される。Figure 4 (a) from the Txl terminal of Ichino jSCPU (1)
When a pulse like the one shown in is output, the transistor (
4A) is turned on, and a negative pulse is output to the transmission line (11) via the pulse transformer (5). Also, CPU
When the pulse shown in Figure 4 is output from the Tx2 terminal of (1), the transistor (4B) is turned on, and a positive pulse is output to the transmission line (11) via the pulse transformer (5). Ru.
伝送路（１１）−１：の正のパルスはパルストラン 、
ス（５）を介して一次側の端子（５Ｂ）に負のパルスと
して現れ、抵抗（１５Ｂ）、 （１６Ｂ）によって分
圧された後にトランジスタ（１７Ｂ）のベースに印加さ
れ、一定の電位になった時にトランジスタ（１７Ｂ）を
オンする。また、伝送路（１１） Ｊ二の負のパルスは
パルスＩ・ランス（５）を介して一次側の端子（５Ａ）
に負のパルスとして現れ、抵抗（１５Ａ）、（１６Ａ）
によるで分圧された後にトランジスタ（１７Ａ）のベー
スに印加され、一定の電位になった時にトランジスタ（
１７Ａ）をオンする。The positive pulse of transmission line (11)-1: is a pulse trans,
It appears as a negative pulse at the primary side terminal (5B) via the resistor (5), and after being divided by the resistors (15B) and (16B), it is applied to the base of the transistor (17B) and becomes a constant potential. When this occurs, the transistor (17B) is turned on. In addition, the negative pulse of the transmission line (11) J2 is sent to the primary side terminal (5A) via the pulse I lance (5).
appears as a negative pulse in the resistor (15A), (16A)
It is applied to the base of the transistor (17A) after voltage is divided by
17A).
上記トランジスタ（１７Ａ）、 （１７Ｂ）のどちら
かがオンした時にトランジスタ（１８）はオンする。従
って、伝送路（１１）上に正のパルス又は負のパルスが
伝送されている時にＣＰＵ （１）のＲｘ端子に信号「
ロー」が入力され、それ以外は信号「ハイ」が人力され
る。When either of the transistors (17A) or (17B) is turned on, the transistor (18) is turned on. Therefore, when a positive pulse or a negative pulse is transmitted on the transmission line (11), the signal "
"Low" is input, and otherwise the signal "High" is input manually.
ところが、この送受信回路のように伝送速度が９６００
ｂｉｔ／ｓｅｅと遅く、伝送路（１１）に接続されてい
るパルストランス（５）を用いた送受信回路が増えた場
合は、伝送路（１１）に並列に接続されている等価的イ
ンダクタンスが増えて、第４図（ｃ）に示した実際の伝
送路上の出力波形のように波形歪みが大きくなる。この
波形歪みの大きな信号を復調すると、第４図（ｄ）に示
すようになり、送信しようとした信号と異なった信号が
復調される。However, the transmission speed of this transmitting/receiving circuit is 9600 Hz.
bit/see, and if the number of transmitter/receiver circuits using pulse transformers (5) connected to the transmission line (11) increases, the equivalent inductance connected in parallel to the transmission line (11) increases. , the waveform distortion becomes large as shown in the output waveform on the actual transmission line shown in FIG. 4(c). When this signal with large waveform distortion is demodulated, a signal different from the signal to be transmitted is demodulated as shown in FIG. 4(d).
なお、この波形歪みはパルス信号がｑち−１一つだ直後
に現れるオーバーシュート（２０）や、パルス部に現れ
るサグ（２１）、パルスがなくなった後に現れるアンダ
ーシュート（２２）があり、これらの現象は、パルスト
ランス（５）におけるパルス信号の電磁エネルギーの蓄
積開放の家庭において発生するものである。Note that this waveform distortion includes an overshoot (20) that appears immediately after the pulse signal reaches q-1, a sag (21) that appears in the pulse part, and an undershoot (22) that appears after the pulse disappears. This phenomenon occurs at home due to the accumulation and release of electromagnetic energy of pulse signals in the pulse transformer (5).
［発明が解決しようとする課ｍ］
従来の信号伝送装置は以−りのように構成されているの
で、伝送速度が遅く、伝送路に接続される信号伝送装置
の台数が増えると、実際の伝送路−ヒの出力波形のオー
バーシュート、サグ、アンダーシュートなどの波形歪み
が大きくなり、伝送したい信号波形と波形歪みの識別が
困難となって、正確な復調ができないという課題があっ
た。[Problem to be solved by the invention] Conventional signal transmission devices are configured as follows, so the transmission speed is slow, and as the number of signal transmission devices connected to the transmission line increases, the actual Waveform distortion such as overshoot, sag, and undershoot of the output waveform of the transmission line becomes large, making it difficult to distinguish between the signal waveform to be transmitted and the waveform distortion, resulting in an inability to perform accurate demodulation.
この発明は上記のような課題を解消するためになされた
もので、伝送路上の信号波形に現れる波形歪みを小さく
できるとともに、波形歪みに影響されずに正確に信号の
伝送ができる信号伝送装置を得ることを目的とする。This invention was made to solve the above-mentioned problems, and provides a signal transmission device that can reduce waveform distortion appearing in signal waveforms on a transmission path and can accurately transmit signals without being affected by waveform distortion. The purpose is to obtain.
［課題を解決するための手段］
この発明に係る信号伝送装置は、伝送したい信号を該（
λ号のパルス幅に比べて十分に小さいパルス幅の断続し
た１（数のパルス信号に変換して、パルストランスの一
次側に印加するパルス幅変換手段を具備したものである
。[Means for Solving the Problems] A signal transmission device according to the present invention transmits a signal to be transmitted to a corresponding (
It is equipped with a pulse width conversion means that converts into an intermittent pulse signal of 1 (number of pulses) having a pulse width sufficiently smaller than the pulse width of the λ signal and applies the signal to the primary side of the pulse transformer.
［作用］
この発明におけるパルス幅変換手段は、伝送したい信号
のパルス幅を小さいパルス幅の断続したｉｕ数のパルス
信号に変換して、パルストランスの一次側に印加するこ
とにより、個々のパルスのパルス幅が小さくなり、パル
ス信号の持つ電磁エネルギーも小さくなり、パルストラ
ンスにおけるパルス信号の電磁エネルギーの蓄積開放の
過程において現れる波形歪みを十分に小さくする。[Function] The pulse width conversion means in the present invention converts the pulse width of the signal to be transmitted into an intermittent IU pulse signal with a small pulse width, and applies it to the primary side of the pulse transformer, thereby converting the individual pulses. As the pulse width becomes smaller, the electromagnetic energy of the pulse signal also becomes smaller, and the waveform distortion that appears in the process of accumulating and releasing the electromagnetic energy of the pulse signal in the pulse transformer is sufficiently reduced.
［実施例］
以下、この発明の一実施例を図について説明する。第１
図において、（２Ａ）、（２Ｂ）はパルス幅変換手段と
してのアンドゲートである。その一方のアンドゲート（
２Ａ）はＣＰＵ （１）のＴｘ１端子とＣＬＯＣＫ端子
からの出力信号の論理積を得るもので、その出力側はド
ライバ（３Ａ）の入力端に接続されている。他方のアン
ドゲート（２Ｂ）はＣＰＵ （１）のＴｘ２端子とＣＬ
ＯＣＫ端子からの出力信号の論理積を得るもので、その
出力側はドライバ（３Ｂ）の入力端に接続されている。[Example] Hereinafter, an example of the present invention will be described with reference to the drawings. 1st
In the figure, (2A) and (2B) are AND gates as pulse width conversion means. One of the AND gates (
2A) obtains the AND of the output signals from the Tx1 terminal and the CLOCK terminal of the CPU (1), and its output side is connected to the input terminal of the driver (3A). The other AND gate (2B) connects the Tx2 terminal of CPU (1) and CL.
It obtains the AND of the output signals from the OCK terminal, and its output side is connected to the input end of the driver (3B).
（６）はコイル（７Ａ）、 （７Ｂ）とコンデンサ（
８）により構成された甲滑回路であり、コイル（７Ａ）
、（７Ｂ）はパルストランス（５）の２次側の端子（５
Ｄ）、（５Ｅ）に直流電圧阻止用のコンデンサ（９Ａ）
、 （９Ｂ）と直列に接続され、そのコイル（７Ａ）
と、−ｔ′Ｌ流電圧電圧１−川のコンデンサ（９Ａ）、
コイル（７Ｂ）とコンデンサ（９Ｂ）のそれぞれの接続
点間にコンデンサ（８）が接続されている。(6) is the coil (7A), (7B) and the capacitor (
8), and the coil (7A)
, (7B) is the secondary side terminal (5) of the pulse transformer (5).
D), (5E) are DC voltage blocking capacitors (9A)
, (9B) is connected in series with its coil (7A)
and -t'L current voltage voltage 1-river capacitor (9A),
A capacitor (8) is connected between each connection point of the coil (7B) and the capacitor (9B).
（１２）は抵抗（１３Ａ）、（１３Ｂ）とコンデンサ（
１４Ａ）、（１４Ｂ）により構成された平滑回路であり
、抵抗（１３Ａ）はその一端がパルストランス（５）の
−次側の端７−（５Ａ）に接続され、他端がコンデンサ
（１４Ａ）の一端とともに抵抗（１５Ａ）の一端に接続
され該コンデンサの他端は電源に接続されている。また
、抵抗（１３Ｂ）はその一端がパルストランス（５）の
−次側の端子（５Ｂ）に接続され他端がコンデンサ（１
４Ｂ）の一端とともに抵抗（１５Ｂ）の−端に接続され
該コンデンサの他端は電源に接続されている。(12) is a resistor (13A), (13B) and a capacitor (
14A) and (14B), one end of the resistor (13A) is connected to the next end 7-(5A) of the pulse transformer (5), and the other end is connected to the capacitor (14A). One end of the capacitor is connected to one end of a resistor (15A), and the other end of the capacitor is connected to a power source. Also, one end of the resistor (13B) is connected to the negative side terminal (5B) of the pulse transformer (5), and the other end is connected to the negative terminal (5B) of the pulse transformer (5).
4B) and the negative end of the resistor (15B), and the other end of the capacitor is connected to the power supply.
なお、他の＋Ｍ成は前記第４図と同一であるので、同一
部分には同一符号を付して説明を省略する。Note that the other +M components are the same as those in FIG. 4, so the same parts are given the same reference numerals and the explanation will be omitted.
また、パルストランス（５）の巻数比は、端子５Ａとセ
ンタップ５Ｃ間：センタタップ５Ｃと端子５Ｂの間：端
子５Ｄと端子５Ｅ間−１：１；２テアリ、電源電圧は５
Ｖ、ＣＰＵ （１）（７）ＣＬＯＣＫ端子のパルスのデ
ユーティレイジオは５０％である。In addition, the turns ratio of the pulse transformer (5) is between terminal 5A and center tap 5C: between center tap 5C and terminal 5B: between terminal 5D and terminal 5E -1:1;
V, CPU (1) (7) The duty ratio of the pulse at the CLOCK terminal is 50%.
第２図はこの実施例における送受信回路の中のパルス波
形を示す図であり、（ａ）はＣＰＵ （１）のＴｘｌ端
子の出力波形、（ｂ）はＣＰＵ （１）のＴｘ２端子の
出力波形、（ｃ）はＣＰＵ （１）のＣＬＯＣＫ端子の
出力波形、（ｄ）、（ｅ）はそれぞれパルストランス（
５）の−次側の端子（５Ａ）、 （５Ｂ）に印加され
るパルス波形、（ｆ）はパルストランス（５）の二次側
の端子（５Ｄ）と（５Ｅ）との間に現れる出力波形、（
ｇ）は平滑回路（６）によって平滑されて送信された実
際の伝送路上の出力波形、（ｈ）は前記の（ｇ）の実際
の伝送路上の出力波形を復調した時の復調波形である。FIG. 2 is a diagram showing pulse waveforms in the transmitting/receiving circuit in this embodiment, where (a) is the output waveform of the Txl terminal of CPU (1), and (b) is the output waveform of the Tx2 terminal of CPU (1). , (c) are the output waveforms of the CLOCK terminal of the CPU (1), (d) and (e) are the pulse transformer (
5) The pulse waveform applied to the negative side terminals (5A) and (5B), (f) is the output appearing between the secondary side terminals (5D) and (5E) of the pulse transformer (5) Waveform,(
g) is the output waveform on the actual transmission line smoothed by the smoothing circuit (6) and transmitted, and (h) is the demodulated waveform when the output waveform on the actual transmission line in (g) is demodulated.
次に動作について説明する。ＣＰＵ （１）のＴＸ１端
子又はＣＬＯＣＫ端子、及びＴｘ２端子又はＣＬＯＣＫ
端子からパルスが出力されない時は、トランジスタ（４
Ａ）及び（４Ｂ）は共にオフされ、パルストランス（５
）は開放される。Next, the operation will be explained. TX1 terminal or CLOCK terminal and Tx2 terminal or CLOCK of CPU (1)
When no pulse is output from the terminal, the transistor (4
A) and (4B) are both turned off, and the pulse transformer (5
) is released.
いま、ＣＰＵ （１）のＴｘｌ端子とＣＬＯＣＫ端子か
ら第２図の（ａ）と（ｃ）で示したようなパルスが出力
されると、Ｔｘｌ端子とＣＬＯＣＫ端子からともにパル
スが出力されている時におけるアンドゲート（２Ａ）の
出力でトランジスタ（４Ａ）がオンされ、パルストラン
ス（５）の−次側に第２図（ｄ）で示したようなパルス
が印加され、パルストランス（５）の−次側に第２図（
Ｕ）で示したような負のパルスよりなる信号が出力され
る。Now, when the pulses shown in (a) and (c) in Figure 2 are output from the Txl terminal and CLOCK terminal of CPU (1), when pulses are output from both the Txl terminal and the CLOCK terminal. The transistor (4A) is turned on by the output of the AND gate (2A) at , and a pulse as shown in FIG. 2(d) is applied to the negative side of the pulse transformer (5). On the next side, see Figure 2 (
A signal consisting of a negative pulse as shown in U) is output.
また、ＣＰＵ （１）のＴｘ２端子とＣＬＯＣＫ端子か
ら第２図（ｂ）と（ｃ）で示したようなパルスが出力さ
れると、Ｔｘ２端子とＣＬＯＣＫ端子からともにパルス
が出力されている時におけるアントゲ−）（２Ｂ）の出
力でトランジスタ（４Ｂ）がオンされ、パルストランス
の一次側に第２図（ｅ）で示したようにパルスが印加さ
れ、パルストランスの二次側第２図（ｆ）で示したよう
な正のパルスよりなる信号が出力される。Furthermore, when the pulses shown in Fig. 2 (b) and (c) are output from the Tx2 terminal and CLOCK terminal of CPU (1), The transistor (4B) is turned on by the output of the controller (2B), a pulse is applied to the primary side of the pulse transformer as shown in Figure 2 (e), and the secondary side of the pulse transformer (Figure 2 (f) ) is output as a signal consisting of positive pulses.
さらに、パルストランスの二次側から出力された正の複
数のパルスよりなる信号と負の複数のパルスよりなる信
号は、コイル（７Ａ）と（７Ｂ）とコンデンサ（８）よ
りなる平滑回路（６）によって１１滑され、第２図の（
ｇ）で示したようなパルスとして伝送路（１１）に出力
される。Furthermore, a signal consisting of a plurality of positive pulses and a signal consisting of a plurality of negative pulses output from the secondary side of the pulse transformer are transmitted to a smoothing circuit (6) consisting of coils (7A) and (7B) and a capacitor (8). ), and (
It is output to the transmission line (11) as a pulse as shown in g).
一方、伝送路（１１）上の正のパルスは、パルストラン
ス（５）を介して一次側の端子（５Ｂ）に負のパルスと
して現れ、抵抗（１３Ｂ）とコンデンサ（１４Ｂ）より
なる平滑回路（１２）によって平滑され、抵抗（１５Ｂ
）、 （１６Ｂ）によって分圧された後にトランジス
タ（１７Ｂ）のベースに印加され該トランジスタはベー
ス電位が一定電圧になった時に「オン」される。また、
伝送路（１１）の負のパルスは、パルストランス（５）
を介して一次側の端子（５Ａ）に負のパルスとして現れ
、抵抗（１３Ａ）とコンデンサ（１４Ａ）よりなる平滑
回路（１２）によって平滑され抵抗（１５Ａ）、 （
１６Ａ）によって分圧された後にトランジスタ（１７Ａ
）のベースに印加され該トランジスタはベース電圧が一
定電位になった時に「オン」される。On the other hand, the positive pulse on the transmission line (11) appears as a negative pulse at the primary side terminal (5B) via the pulse transformer (5), and the smoothing circuit (14B) consisting of the resistor (13B) and capacitor (14B) 12) and the resistance (15B
), (16B) and then applied to the base of the transistor (17B), and the transistor is turned on when the base potential becomes a constant voltage. Also,
The negative pulse of the transmission line (11) is transmitted through the pulse transformer (5)
Appears as a negative pulse at the primary side terminal (5A) via the resistor (15A), (
After the voltage is divided by the transistor (17A)
) and the transistor is turned on when the base voltage reaches a constant potential.
トランジスタ（１７Ａ）、 （１７Ｂ）のどちらかが
「オン」した時にトランジスタ（１８）が「オン」する
。従って、伝送路（１１）上に正又は負のパルスが伝送
されている時、ＣＰＵ （１）のＲｘ端子に「ロー」が
入力され、それ以外は「ハイ」が人力される。When either transistor (17A) or (17B) is turned on, transistor (18) is turned on. Therefore, when a positive or negative pulse is being transmitted on the transmission line (11), "low" is input to the Rx terminal of the CPU (1), and "high" is input manually at other times.
このように、パルストランス（５）を駆動するために、
もとの信号に比べてパルス幅の十分に短イ；（数のパル
ス信号を印加しているので、パルストランス（５）の二
次側に現れる出力波形は第２図（ｆ）で示したように、
個々のパルスのパルス幅が小さくなる。その結果、パル
ス信号の電磁エネルギーの蓄積開放の家庭で現れる波形
歪みのオ−バーシュート、サグ、アンダーシュートなど
は従来の出力波形に比べて十分小さくなり、正確に復調
が行える。In this way, to drive the pulse transformer (5),
The pulse width is sufficiently short compared to the original signal. like,
The pulse width of the individual pulses becomes smaller. As a result, waveform distortion such as overshoot, sag, and undershoot that appears in homes where electromagnetic energy is stored and released in pulse signals is sufficiently reduced compared to conventional output waveforms, allowing accurate demodulation.
上記実施例において、パルストランス（５）の二次側と
伝送路（１１）の間に平滑回路（６）を設けているので
、自局から送信しようとしている断続したパルス状の信
号は平滑され、伝送したい信号の本来のパルス状の信号
に波形成形されて伝送路（１１）に出力され、従来の信
号伝送装置と互換性を保っている。In the above embodiment, since the smoothing circuit (6) is provided between the secondary side of the pulse transformer (5) and the transmission line (11), the intermittent pulsed signal that is being transmitted from the local station is smoothed. The signal to be transmitted is waveform-shaped into the original pulse-like signal and output to the transmission path (11), maintaining compatibility with conventional signal transmission devices.
また、パルストランス（５）の−次側に平滑回路（１２
）を持った復調回路を接続しているので、自局から送信
しようとしてパルストランス（５）の−次側に印加して
いる断続したパルス状の信号も、伝送路（１１）上の信
号と同様に平滑して復調され、従来の信号伝送装置と同
様に、伝送路（１１）に送信したい信号も、伝送路（１
１）上の信号もＣＰＵ （１）のＲｘ端子でモニタする
ことができる。In addition, a smoothing circuit (12
), the intermittent pulsed signal applied to the negative side of the pulse transformer (5) in an attempt to transmit from the local station is also different from the signal on the transmission line (11). Similarly, the signal to be smoothed and demodulated and transmitted to the transmission path (11) as in the conventional signal transmission device is also smoothed and demodulated.
1) The above signal can also be monitored by the Rx terminal of the CPU (1).
さらに、パルストランス（５）の−次側に印加する断続
したパルスのデユーティレイジオを５０％としているの
で、パルストランス（５）の−次側と二次側の巻線比を
１：２とすることによって、平滑回路（６）の出力波形
の出力レベルも従来の信号伝送装置と互換性を保ってい
る。Furthermore, since the duty ratio of the intermittent pulses applied to the negative side of the pulse transformer (5) is 50%, the winding ratio between the negative side and the secondary side of the pulse transformer (5) is 1:2. By doing so, the output level of the output waveform of the smoothing circuit (6) also maintains compatibility with conventional signal transmission devices.
なお、上記実施例では、送受信回路で１台のパルストラ
ンスを共用しているものを示したが、送信回路と受信回
路で別のパルストランスを用いてもよい。また送信回路
と受信回路が別れていてもよい。In the above embodiment, one pulse transformer is shared by the transmitting and receiving circuits, but separate pulse transformers may be used for the transmitting circuit and the receiving circuit. Further, the transmitting circuit and the receiving circuit may be separated.
また、上記実施例では、ＣＰＵ （１）のＴｘｌ端子、
Ｔｘ２端子からの出力とＣＬＯＣＫ端子からの小さいパ
ルス幅の断続したパルス状の信号とをアンドゲート（２
Ａ）、 アンドゲート（２Ｂ）で合成しているものを示
したが、ＣＰＵ （１）のＴｘｌ、Ｔｘ２端子から直接
小さいパルス幅の断続したパルス信号を出力できるよう
にしてもよい。In addition, in the above embodiment, the Txl terminal of the CPU (1),
An AND gate (2
A). Although the combination is shown using an AND gate (2B), it is also possible to directly output an intermittent pulse signal with a small pulse width from the Txl and Tx2 terminals of the CPU (1).
また、上記実施例においては複数のパルスよりなる信号
を平滑して伝送路に送出するものを示したが、平滑せず
にそのまま伝送路に送出してもよい。Further, in the above embodiment, a signal consisting of a plurality of pulses is smoothed and sent to the transmission path, but the signal may be sent to the transmission path as it is without being smoothed.
［発明の効果］
以上のように、この発明によれば、伝送したい信号のパ
ルス幅に比べて十分に小さいパルス幅の断続した複数の
パルス信号をパルストランスの一次側に印加するように
構成したので、伝送信号の波形歪みが十分に小さくなり
、波形歪みに影響されずに正確に信号を伝送できる効果
がある。特に、伝送したい信号のパルス幅が長く、伝送
路に接続されている信号伝送装置の台数が多い場合に有
効である。[Effects of the Invention] As described above, according to the present invention, a plurality of intermittent pulse signals having a sufficiently smaller pulse width than the pulse width of the signal to be transmitted are applied to the primary side of the pulse transformer. Therefore, the waveform distortion of the transmission signal becomes sufficiently small, and the signal can be accurately transmitted without being affected by the waveform distortion. This is particularly effective when the pulse width of the signal to be transmitted is long and the number of signal transmission devices connected to the transmission path is large.
第１図はこの発明の一実施例による信号伝送装置を示す
回路図、第２図はその信号伝送装置各部のパルス波形図
、第３図は従来の信号伝送装置の回路図、第４図はその
信号伝送装置各部のパルス波形図である。
図において、（１）はＣＰＵ（１）（信号処理手段、（
２Ａ）、 （２Ｂ）はアントゲ−、ト（パルス幅変換
手段）、（４Ａ）、 （４Ｂ）はトランジスタ（送信
用スイッチング手段）、（５）はパルストランス、（１
１）は伝送路、（１７Ａ）。
（１７Ｂ）はトランジスタ（受信用スイッチング手段）
である。
なお、図中、同一符号は同一、又は相当部分を示す。
代理人 弁理士 大 岩 増 雄
（他 ２名）
第２図FIG. 1 is a circuit diagram showing a signal transmission device according to an embodiment of the present invention, FIG. 2 is a pulse waveform diagram of each part of the signal transmission device, FIG. 3 is a circuit diagram of a conventional signal transmission device, and FIG. 4 is a circuit diagram showing a signal transmission device according to an embodiment of the present invention. It is a pulse waveform diagram of each part of the signal transmission device. In the figure, (1) is a CPU (1) (signal processing means), (
2A), (2B) are ant gates (pulse width conversion means), (4A), (4B) are transistors (transmission switching means), (5) are pulse transformers, (1
1) is a transmission line (17A). (17B) is a transistor (switching means for reception)
It is. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Agent: Patent attorney Masuo Oiwa (and 2 others) Figure 2
Claims (1)
スイッチング手段と、前記送信用スイッチング手段を介
してパルス状の信号が一次側に供給されるパルストラン
スと、前記パルストランスの二次側に接続された伝送路
と、前記パルストランスの一次側に生じたパルス状の信
号で駆動され出力信号を前記信号処理手段に供給する受
信用スイッチング手段を有する信号伝送装置において、
前記パルス状の信号を該信号よりパルス幅の短い複数の
パルス信号に変換して前記パルストランスの一次側に印
加するパルス幅変換手段を具備したことを特徴とする信
号伝送装置。A transmission switching means driven by a pulsed signal from a signal processing means, a pulse transformer to which a pulsed signal is supplied to the primary side via the transmission switching means, and a secondary side of the pulse transformer. In a signal transmission device having a connected transmission line and a reception switching means driven by a pulsed signal generated on the primary side of the pulse transformer and supplying an output signal to the signal processing means,
A signal transmission device comprising a pulse width converting means for converting the pulsed signal into a plurality of pulse signals having a shorter pulse width than the pulsed signal and applying the converted pulse signals to the primary side of the pulse transformer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4671988A JPH01221045A (en) | 1988-02-29 | 1988-02-29 | Signal transmission equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4671988A JPH01221045A (en) | 1988-02-29 | 1988-02-29 | Signal transmission equipment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01221045A true JPH01221045A (en) | 1989-09-04 |
Family
ID=12755149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4671988A Pending JPH01221045A (en) | 1988-02-29 | 1988-02-29 | Signal transmission equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01221045A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253343A (en) * | 1984-05-30 | 1985-12-14 | Nippon Telegr & Teleph Corp <Ntt> | Transmission and reception circuit for data transmission |
| JPS61152134A (en) * | 1984-12-25 | 1986-07-10 | Matsushita Electric Works Ltd | Insulating circuit |
| JPS62112449A (en) * | 1985-11-12 | 1987-05-23 | Matsushita Seiko Co Ltd | Signal transmitter |
-
1988
- 1988-02-29 JP JP4671988A patent/JPH01221045A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253343A (en) * | 1984-05-30 | 1985-12-14 | Nippon Telegr & Teleph Corp <Ntt> | Transmission and reception circuit for data transmission |
| JPS61152134A (en) * | 1984-12-25 | 1986-07-10 | Matsushita Electric Works Ltd | Insulating circuit |
| JPS62112449A (en) * | 1985-11-12 | 1987-05-23 | Matsushita Seiko Co Ltd | Signal transmitter |
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