JPH01217936A - 半導体装置の製造方法および装置 - Google Patents
半導体装置の製造方法および装置Info
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- JPH01217936A JPH01217936A JP63042074A JP4207488A JPH01217936A JP H01217936 A JPH01217936 A JP H01217936A JP 63042074 A JP63042074 A JP 63042074A JP 4207488 A JP4207488 A JP 4207488A JP H01217936 A JPH01217936 A JP H01217936A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 229910000679 solder Inorganic materials 0.000 claims abstract description 58
- 238000000034 method Methods 0.000 claims description 22
- 229910052782 aluminium Inorganic materials 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 3
- 230000004907 flux Effects 0.000 abstract description 2
- 238000009736 wetting Methods 0.000 abstract 1
- 235000012431 wafers Nutrition 0.000 description 18
- 239000010408 film Substances 0.000 description 14
- 238000007740 vapor deposition Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000007664 blowing Methods 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 241001010081 Metallus Species 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
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- H01L2224/45099—Material
- H01L2224/45198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
- H01L2224/45298—Fillers
- H01L2224/45399—Coating material
- H01L2224/454—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45463—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法および装置に関し、半
田バンプの製造技術に適用して有効な技術に関するもの
である。
田バンプの製造技術に適用して有効な技術に関するもの
である。
半導体装置の高密度実装に好適な方式とされている、い
わゆるフリップチップは、アルミニウム(AI)などか
らなる電極パッド上に形成された半田バンプ(Bump
、突起電極)を介して基板などに半導体ベレットをフェ
イスダウンボンディングするものである。
わゆるフリップチップは、アルミニウム(AI)などか
らなる電極パッド上に形成された半田バンプ(Bump
、突起電極)を介して基板などに半導体ベレットをフェ
イスダウンボンディングするものである。
上記半田バンプを電極パッド上に形成する技術について
は、IBM社発行、rIBMジャーナル・オブ・リサー
チ・アンド・ディベロップメント。
は、IBM社発行、rIBMジャーナル・オブ・リサー
チ・アンド・ディベロップメント。
13 巻、 k 3 (IBM Journ
al of Re5earch andDeve
lopment、 Vol、13. No。3)J P
239〜P250に記載がある。
al of Re5earch andDeve
lopment、 Vol、13. No。3)J P
239〜P250に記載がある。
その概要は、半導体ウェハ(以下、ウェハという)のA
l電極パッドの表面にクロム(Cr)/銅(Cu)/金
(Au)などの金属層からなる半田下地膜(B L M
; Bump Limitting Metallu
rgy)を蒸着形成した後、この半田下地膜の表面にス
ズ(Sn)/鉛(Pb)合金などからなる半田を選択的
に蒸着し、次いで、リフロー炉内でウェットバックを行
って半球状の半田バンプを形成する、というものである
。
l電極パッドの表面にクロム(Cr)/銅(Cu)/金
(Au)などの金属層からなる半田下地膜(B L M
; Bump Limitting Metallu
rgy)を蒸着形成した後、この半田下地膜の表面にス
ズ(Sn)/鉛(Pb)合金などからなる半田を選択的
に蒸着し、次いで、リフロー炉内でウェットバックを行
って半球状の半田バンプを形成する、というものである
。
しかしながら、A1.電極パッド上に半田を選択的に蒸
着する従来の半田バンブ形成法は、半田蒸着膜の堆積に
多くの時間を要するためにスルーブツトが低下してしま
う、という欠点がある。
着する従来の半田バンブ形成法は、半田蒸着膜の堆積に
多くの時間を要するためにスルーブツトが低下してしま
う、という欠点がある。
特に、近年は、AIl電極パッドのピッチの微細化に伴
って半田蒸着膜の厚膜化が要求されているため、上記し
た半田蒸着膜堆積工程の長時間化に起因するスループッ
トの低下が一層深刻な問題となっている。
って半田蒸着膜の厚膜化が要求されているため、上記し
た半田蒸着膜堆積工程の長時間化に起因するスループッ
トの低下が一層深刻な問題となっている。
また、上記蒸着法の欠点として、メタル又はフォトレジ
ストからなる選択蒸着用のマスクが必要なこと、蒸着装
置が極めて高価であること等のため、これによってフリ
ップチップの製造コストが上昇してしまうことが指摘さ
れている。
ストからなる選択蒸着用のマスクが必要なこと、蒸着装
置が極めて高価であること等のため、これによってフリ
ップチップの製造コストが上昇してしまうことが指摘さ
れている。
従来法の上記した問題点を解消する手段として、例えば
、「昭和62年電子情報通信学会創立70周年記念総合
全国大会論文集j (1987年3月、論文番号46
0)には、ウエノ1を溶融半田に浸漬して超音波を印加
することにより、Af電極バッド上に直接、バンブ用の
半田を被着させる技術が記載されている。
、「昭和62年電子情報通信学会創立70周年記念総合
全国大会論文集j (1987年3月、論文番号46
0)には、ウエノ1を溶融半田に浸漬して超音波を印加
することにより、Af電極バッド上に直接、バンブ用の
半田を被着させる技術が記載されている。
しかしながら、この方法は、半田バンプの高さを均一に
制御することが困難であり、しかも、被着する半田量に
限界があるため、得られる半田バンブの高さにも限界が
ある。
制御することが困難であり、しかも、被着する半田量に
限界があるため、得られる半田バンブの高さにも限界が
ある。
また、従来知られた他の半田バンブ形成法として、スク
リーン印刷法を用いてAf電極パッド上半田ペーストを
被着させる方法やメツキ法によって半田膜を被着させる
方法などがあるが、これらの方法は、半田バンプとAl
電極パッドとの位置合わせに高い精度が要求される高密
度実装用フリップチップに適用するには、限界がある。
リーン印刷法を用いてAf電極パッド上半田ペーストを
被着させる方法やメツキ法によって半田膜を被着させる
方法などがあるが、これらの方法は、半田バンプとAl
電極パッドとの位置合わせに高い精度が要求される高密
度実装用フリップチップに適用するには、限界がある。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、高密度実装用フリップチップを安価に
提供することができる技術を提供することにある。
り、その目的は、高密度実装用フリップチップを安価に
提供することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、ウェッジを備えた超音波ワイヤボンダを用い
てウェハの電極パッド上に所定量の半田ワイヤをボンデ
ィングした後、この半田ワイヤをリフロー炉内でウェッ
トバックすることによって、電極パッド上に半田バンプ
を形成する方法である。
てウェハの電極パッド上に所定量の半田ワイヤをボンデ
ィングした後、この半田ワイヤをリフロー炉内でウェッ
トバックすることによって、電極パッド上に半田バンプ
を形成する方法である。
また、上記半田バンプを形成する際、ウェッジを備えた
超音波ワイヤボンダの一部にリフロー炉を設けた装置を
使用するものである。
超音波ワイヤボンダの一部にリフロー炉を設けた装置を
使用するものである。
上記した手段によれば、半田蒸着装置よりも安価な装置
を用いてウェハの電極パッド上に所望する量の半田を速
やかに、かつ、精度良くボンディングすることが可能と
なる。
を用いてウェハの電極パッド上に所望する量の半田を速
やかに、かつ、精度良くボンディングすることが可能と
なる。
また、ワイヤボンダの一部にリフロー炉を設けることに
より、半田ワイヤのボンディングとウェットバックとを
同一の装置内で連続的に行うことが可能となる。
より、半田ワイヤのボンディングとウェットバックとを
同一の装置内で連続的に行うことが可能となる。
第1図(a)〜(C)は本発明の一実施例である半導体
装置の製造方法を工程順に示すウェハの要部断面図、第
2図は本実施例で使用するワイヤボンダの略正面図であ
る。
装置の製造方法を工程順に示すウェハの要部断面図、第
2図は本実施例で使用するワイヤボンダの略正面図であ
る。
まず、ウェハプロセスの常法に従ってウェハ1の回路形
成領域に所定の集積回路(図示せず)を形成した後、石
英スパッタ法などによってウェハ1の表面にガラス保護
膜2を被着し、次いで、フォトレジスト/エツチングに
より所定個所を孔開けして酸化膜30表面にパターン形
成されたAJ配線の一部を露出させてAl電極パッド4
を形成する。
成領域に所定の集積回路(図示せず)を形成した後、石
英スパッタ法などによってウェハ1の表面にガラス保護
膜2を被着し、次いで、フォトレジスト/エツチングに
より所定個所を孔開けして酸化膜30表面にパターン形
成されたAJ配線の一部を露出させてAl電極パッド4
を形成する。
次に、クロム(Cr)、銅(Cu)および金(Au)の
薄膜を順次選択蒸着してAl電極パッド4の表面に半田
下地膜5を形成する(第1図(a))。
薄膜を順次選択蒸着してAl電極パッド4の表面に半田
下地膜5を形成する(第1図(a))。
ここで、上記半田下地膜5の最上層として適した金属は
、上記金(Au)の他、鉛(Pb)、スズ(Sn)、ニ
ッケル(Ni)%銀(Ag)などである。
、上記金(Au)の他、鉛(Pb)、スズ(Sn)、ニ
ッケル(Ni)%銀(Ag)などである。
次に、ブロービング・テストによって各Al電極パッド
4の電気特性を検査した後、不良のないウェハ1を第2
図に示すワイヤボンダ6のローダ7に一枚ずつ収容する
。
4の電気特性を検査した後、不良のないウェハ1を第2
図に示すワイヤボンダ6のローダ7に一枚ずつ収容する
。
このワイヤボンダ6のXYテーブル8の上にはボンディ
ングヘッド9が載置され、上下動ブロックIOの内部に
ボンディングアーム11が揺動可能に取り付けられてい
る。
ングヘッド9が載置され、上下動ブロックIOの内部に
ボンディングアーム11が揺動可能に取り付けられてい
る。
基端部に超音波発振子12が取り付けられたボンディン
グアーム11の先端にはウェッジ13が固定され、スズ
(Sn)と鉛(pb)との合金からなる半田ワイヤ14
がウェッジ13とスプルー15との間に張設されている
。
グアーム11の先端にはウェッジ13が固定され、スズ
(Sn)と鉛(pb)との合金からなる半田ワイヤ14
がウェッジ13とスプルー15との間に張設されている
。
ウェッジ13の上方にはTVカメラ16が設置され、制
御部17からの信号によって作動されるボンディングア
ーム11の作動状態が外部のモニタTV18で監視でき
るようになっている。
御部17からの信号によって作動されるボンディングア
ーム11の作動状態が外部のモニタTV18で監視でき
るようになっている。
そこで、ローダ7から搬出したウェハ1をホルダ19の
上に位置決めすると、制御部17からの信号によってボ
ンディングアーム11の作動が開始され、ウェッジ13
の下端から供給された所定量の半田ワイヤ14がAl電
極バッド4の上にボンディングされろく第1図(b))
。
上に位置決めすると、制御部17からの信号によってボ
ンディングアーム11の作動が開始され、ウェッジ13
の下端から供給された所定量の半田ワイヤ14がAl電
極バッド4の上にボンディングされろく第1図(b))
。
次に、ウェハ1の表面にフラックスを被着した後、これ
をボンディングヘッド9に隣接して設置されたりフロー
炉20に搬入し、非酸化性π囲気または還元性雰囲気で
ウェットバックを行うと、半田ワイヤ14が溶融してへ
β電極パッド4の上に半球状の半田バンブ21が形成さ
れる(第1図(C))。
をボンディングヘッド9に隣接して設置されたりフロー
炉20に搬入し、非酸化性π囲気または還元性雰囲気で
ウェットバックを行うと、半田ワイヤ14が溶融してへ
β電極パッド4の上に半球状の半田バンブ21が形成さ
れる(第1図(C))。
半田バンプ21が形成されたウェハ1は、アンローダ2
1に一枚ずつ収容され、さらに、次工程に搬送される。
1に一枚ずつ収容され、さらに、次工程に搬送される。
このように、本実施例によれば、下記の効果を
・得ることができる。
・得ることができる。
〔1)、ウェッジ13を備えたワイヤボンダ6を用いて
Al電極パッド4の上に半田ワイヤ14をボンディング
した後、この半田ワイヤ14をリフロー炉20でウェッ
トバックして半田バンプ21を形成するので、所望する
体積の半田バンプ21を短時間で形成することができ、
スループットが大幅に向上する。
Al電極パッド4の上に半田ワイヤ14をボンディング
した後、この半田ワイヤ14をリフロー炉20でウェッ
トバックして半田バンプ21を形成するので、所望する
体積の半田バンプ21を短時間で形成することができ、
スループットが大幅に向上する。
(2)、高価な半田蒸着装置を必要としないので、半田
バンプ21の製造コストを低減することができる。
バンプ21の製造コストを低減することができる。
(3)、ウェッジ13を備えたワイヤボンダ6を用いて
Al電極バッド4の上に半田ワイヤ13をボンディング
するので、Al電極パッド4のピッチが微細なウェハに
も適用することができる。
Al電極バッド4の上に半田ワイヤ13をボンディング
するので、Al電極パッド4のピッチが微細なウェハに
も適用することができる。
〔4)、上記(1)〜(3)により、高密度実装用フリ
ップチップを安価に提供することができる。
ップチップを安価に提供することができる。
(5)、ブロービング・テストによってウェハ1の電気
特性を検査した後、Al電極パッド4の上に半田ワイヤ
14をボンディングするので、不良のないウェハ1にの
み半田バンプ21を形成することができ、歩留りが向上
する。
特性を検査した後、Al電極パッド4の上に半田ワイヤ
14をボンディングするので、不良のないウェハ1にの
み半田バンプ21を形成することができ、歩留りが向上
する。
(6)、ワイヤボンダ6の一部にリフロー炉20を設置
した装置を使用するので、半田ワイヤ14のボンディン
グとウェットバックとを同一の装置内で連続的に行うこ
とができ、半田バンプ21を形成する工程のスループッ
トが一層向上する。
した装置を使用するので、半田ワイヤ14のボンディン
グとウェットバックとを同一の装置内で連続的に行うこ
とができ、半田バンプ21を形成する工程のスループッ
トが一層向上する。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、ウェッジを備えた超音波ワイヤボンダを用い
てウェハの電極パッド上に所定量の半田ワイヤをボンデ
ィングした後、上記半田ワイヤをリフロー炉内でウェッ
トバックすることによって、高密度実装用フリップチッ
プを安価に製造することができる。
てウェハの電極パッド上に所定量の半田ワイヤをボンデ
ィングした後、上記半田ワイヤをリフロー炉内でウェッ
トバックすることによって、高密度実装用フリップチッ
プを安価に製造することができる。
また、ワイヤボンダの一部にリフロー炉を設置した装置
を使用することにより、半田バンブ形成工程のスルーブ
ツトを一層向上させることができる。
を使用することにより、半田バンブ形成工程のスルーブ
ツトを一層向上させることができる。
第1図(a)〜(C)は本発明の一実施例である半導体
装置の製造方法を工程順に示す半導体ウェハの要部断面
図、 第2図は本実施例で使用するワイヤボンダの略正面図で
ある。 1・・・半導体ウェハ、2・・ガラス保護膜、3・・・
酸化膜、4・・・Al電極パッド、5・・・半田下地膜
、6・・・ワイヤボンダ、7・・・ローダ、8・・・X
Yテーブル、9・・・ボンディングヘッド、10・・・
上下動ブロック、11・・・ボンディングアーム、12
・・・超音波振動子、13・・・ウェッジ、14・・・
半田ワイヤ、15・・・スプルー、16・・・TVカメ
ラ、17・・・制御部、18・・・モニタTV。 19・・・ホルダ、20・・・リフロー炉、21・・・
半田ハンプ、22・・・アンローダ。 第1図
装置の製造方法を工程順に示す半導体ウェハの要部断面
図、 第2図は本実施例で使用するワイヤボンダの略正面図で
ある。 1・・・半導体ウェハ、2・・ガラス保護膜、3・・・
酸化膜、4・・・Al電極パッド、5・・・半田下地膜
、6・・・ワイヤボンダ、7・・・ローダ、8・・・X
Yテーブル、9・・・ボンディングヘッド、10・・・
上下動ブロック、11・・・ボンディングアーム、12
・・・超音波振動子、13・・・ウェッジ、14・・・
半田ワイヤ、15・・・スプルー、16・・・TVカメ
ラ、17・・・制御部、18・・・モニタTV。 19・・・ホルダ、20・・・リフロー炉、21・・・
半田ハンプ、22・・・アンローダ。 第1図
Claims (1)
- 【特許請求の範囲】 1、半導体ウェハの電極パッド上に半田バンプを形成す
るに際し、ウェッジを備えた超音波ワイヤボンダを用い
て前記電極パッド上に所定量の半田ワイヤをボンディン
グした後、前記半田ワイヤをリフロー炉内でウェットバ
ックすることを特徴とする半導体装置の製造方法。 2、ウェッジを備えたワイヤボンダの一部にリフロー炉
を設けたことを特徴とする半導体装置の製造装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63042074A JPH01217936A (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法および装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63042074A JPH01217936A (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法および装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01217936A true JPH01217936A (ja) | 1989-08-31 |
Family
ID=12625916
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63042074A Pending JPH01217936A (ja) | 1988-02-26 | 1988-02-26 | 半導体装置の製造方法および装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01217936A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5478007A (en) * | 1993-04-14 | 1995-12-26 | Amkor Electronics, Inc. | Method for interconnection of integrated circuit chip and substrate |
US5795818A (en) * | 1996-12-06 | 1998-08-18 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection and method |
-
1988
- 1988-02-26 JP JP63042074A patent/JPH01217936A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5478007A (en) * | 1993-04-14 | 1995-12-26 | Amkor Electronics, Inc. | Method for interconnection of integrated circuit chip and substrate |
US5795818A (en) * | 1996-12-06 | 1998-08-18 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection and method |
US6163463A (en) * | 1996-12-06 | 2000-12-19 | Amkor Technology, Inc. | Integrated circuit chip to substrate interconnection |
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