JPH01211394A - Memory device - Google Patents
Memory deviceInfo
- Publication number
- JPH01211394A JPH01211394A JP63036712A JP3671288A JPH01211394A JP H01211394 A JPH01211394 A JP H01211394A JP 63036712 A JP63036712 A JP 63036712A JP 3671288 A JP3671288 A JP 3671288A JP H01211394 A JPH01211394 A JP H01211394A
- Authority
- JP
- Japan
- Prior art keywords
- variable load
- load means
- supply voltage
- transistor
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 abstract description 15
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000007704 transition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 101150035614 mbl-1 gene Proteins 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタティックＲＡＭ等のメモリ装置に関し、特
にワード線の選択前に一対のビット線をプリチャージさ
せるメモリ装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory device such as a static RAM, and more particularly to a memory device that precharges a pair of bit lines before selecting a word line.
本発明は、一対のビット線のプリチャージ動作が行われ
るメモリ装置において、電源電圧にゲート及びドレイン
が接続する第１の可変負荷手段と、と７ト線を終端して
ソースが電源電圧に接続される第２の可変負荷手段を設
け、その第２の可変負荷手段を用いてプリチャージ動作
させることにより、高速読み出しや製造プロセスの筒略
化等を実現するものである。In a memory device in which a pair of bit lines are precharged, the present invention provides a first variable load means having a gate and a drain connected to a power supply voltage, and a first variable load means having a gate and a drain connected to a power supply voltage; By providing a second variable load means and performing a precharging operation using the second variable load means, high-speed reading and simplification of the manufacturing process can be achieved.
スタティックＲＡＭにおいては、ビット線（データ線）
の終端部に可変負荷手段を設け、その負荷の制御によっ
て、高速動作を図る技術が知られており、例えば、その
ような技術を開示したものとしては、特公昭６０−４４
７４７号公報等が挙げられる。In static RAM, the bit line (data line)
A technique is known in which a variable load means is provided at the terminal end of the terminal and high-speed operation is achieved by controlling the load.
Publication No. 747 and the like can be mentioned.
また、ワード線の選択時にビット線をフローティング状
態にして、メモリセルに流入する電流を小さくし、且つ
メモリセルの駆動トランジスタによる高速な電位変化を
させる技術としては、プリチャージ方式の技術がある。Furthermore, there is a precharge method as a technique for setting a bit line in a floating state when selecting a word line, reducing the current flowing into a memory cell, and causing a high-speed potential change by a drive transistor of the memory cell.
第３図は、プリチャージ方式の技術を採用する従来例の
メモリ装置１（ＳＲＡＭ）の回路構成である。一対のビ
ット線ＢＬＩ、ＢＬ２間に、ワード線ＷＬへゲートが接
続されるアクセストランジスタ３２．３３を介してメモ
リセル３１が設けられ、それらビット線ＢＬＩ、ＢＬ２
の終端部には負荷素子としてのＮＭＯ３）ランジスク３
５．３６が設けられている。これらＮＭＯ３）ランジス
タ３５．３６のドレインには電源電圧Ｖｃｃが供給され
ている。上記ビット１ｊｌＢＬ１．ＢＬ２間には、イコ
ライズ用のＮＭＯ３）ランジスタ３４が設けられている
。そして、これらＮＭＯＳトランジスタ３４．３５．３
６は、通常のＮＭＯ３Ｉ−ランジスタよりも低い閾値電
圧Ｖい（Ｌ）を有するものとされ、それらの各ゲートに
は共通にプリチャージ信号Φ、が供給される。FIG. 3 shows a circuit configuration of a conventional memory device 1 (SRAM) that employs a precharge technique. A memory cell 31 is provided between the pair of bit lines BLI and BL2 via access transistors 32 and 33 whose gates are connected to the word line WL.
At the terminal end of the NMO3) run disk 3 as a load element.
5.36 is provided. A power supply voltage Vcc is supplied to the drains of these NMO3) transistors 35 and 36. The above bit 1jlBL1. An NMO3) transistor 34 for equalization is provided between BL2. And these NMOS transistors 34.35.3
6 has a lower threshold voltage V(L) than a normal NMO3I-transistor, and a precharge signal Φ is commonly supplied to each gate thereof.
また、上記ビット線ＢＬＩ、ＢＬ２には、電源電圧Ｖｃ
ｃにゲート−ドレイン共通接続されたＮＭＯＳトランジ
スタ３７．３８がその各ソースで接続されている。これ
らＮＭＯ３）ランジスタ３７゜３８は、通常の閾値電圧
ＶＬｈを有する。Further, the bit lines BLI and BL2 are connected to the power supply voltage Vc.
NMOS transistors 37 and 38 whose gates and drains are commonly connected to c are connected at their respective sources. These NMO3) transistors 37 and 38 have a normal threshold voltage VLh.
このような回路構成を有するメモリ装置は、次のような
作動を行う、すなわち、第４図に示すように、時刻ｔ０
でアドレス信号が遷移し、ワードｖＡＷＬの立ち上がり
（時刻【、）の前に、プリチャージ信号Φ５が立ち上が
る（時刻１＋）。すると、上記ＮＭＯＳトランジスタ３
４を介してビット線ＢＬＩ、ＢＬ２がイコライズされ、
さらに上記ＮＭＯＳトランジスタ３５．３６がオンにな
るために、ビット線ＢＬ１．ＢＬ２１７）電位は、Ｖｃ
ｃ−Ｖい（Ｌ）まで引き上げられることになる。このと
き、上記ＮＭＯＳトランジスタ３７．３８では、ゲート
−ソース間電位差が闇値電圧Ｖい以下となることから、
それぞれオフにされる。次に、時刻ｔ！で、プリチャー
ジ信号Φｂが立ち下がる。A memory device having such a circuit configuration performs the following operation, that is, as shown in FIG.
The address signal transitions at , and the precharge signal Φ5 rises (time 1+) before the rise of word vAWL (time [,). Then, the above NMOS transistor 3
Bit lines BLI and BL2 are equalized through 4,
Further, since the NMOS transistors 35 and 36 are turned on, the bit lines BL1. BL217) The potential is Vc
It will be pulled up to c-V (L). At this time, in the NMOS transistors 37 and 38, since the gate-source potential difference is less than the dark value voltage V,
Each is turned off. Next, time t! Then, the precharge signal Φb falls.
すると、上記ＮＭＯＳトランジスタ３４，３５゜３６は
全てオフになり、上記ビット線ＢＬ１．ＢＬ２はフロー
ティング状態になる。そして、時刻ｔ、でワード線ＷＬ
が立ち上がり、メモリセル３１の駆動トランジスタによ
って、一方のビット線の電位が引き下げられる。その過
程中、ビット線の電位がＶｃｃ Ｖｔｂより電位が下
がったところで、引き下げられたビット線にがかるＮＭ
Ｏ３）ランジスタ３７，３８の一方が、オン状態になり
、低い側のビット線の電位が一定に保持される。Then, the NMOS transistors 34, 35, and 36 are all turned off, and the bit lines BL1. BL2 becomes a floating state. Then, at time t, the word line WL
rises, and the potential of one bit line is lowered by the drive transistor of the memory cell 31. During this process, when the potential of the bit line drops below Vcc Vtb, the NM applied to the pulled bit line
O3) One of the transistors 37 and 38 is turned on, and the potential of the lower bit line is held constant.
上述の回路構成を有し、且つ上述の作動を行うメモリ装
置は、ＮＭＯ３）ランジスタ３５，３６の闇値電圧Ｖい
（Ｌ）が通常の闇値電圧ＶＬｋよりも低いため、プリチ
ャージ時においてビット線の電位を高くすることができ
、十分な差信号を両ビット線間に現すことができる。In the memory device having the above circuit configuration and performing the above operation, the dark value voltage V(L) of the NMO3) transistors 35 and 36 is lower than the normal dark value voltage VLk, so the bit is not set during precharging. The line potential can be increased and a sufficient differential signal can appear between both bit lines.
しかしながら、従来のメモリ装置では、ビット線ＢＬＩ
、ＢＬ２の終端部に形成する負荷素子を閾値電圧Ｖいの
低いＮＭＯ３）ランジスタとしており、このめたに通常
のプロセスに加えて閾値電圧Ｖいを下げるためのプロセ
スが必要となり、コスト増大の原因となっていた。However, in conventional memory devices, the bit line BLI
, the load element formed at the end of BL2 is an NMO3) transistor with a low threshold voltage V, which requires a process to lower the threshold voltage V in addition to the normal process, which causes an increase in cost. It became.
そこで、本発明は上述の技術的な課題に鑑み、高速動作
を行うと共に製造プロセスの簡略化を実現するメモリ装
置の提供を目的とする。SUMMARY OF THE INVENTION In view of the above-mentioned technical problems, it is an object of the present invention to provide a memory device that operates at high speed and simplifies the manufacturing process.
上述の目的を達成するために、本発明のメモリ装置は、
一対のビット線間に、それぞれワード線により選択制御
されるアクセストランジスタを有した複数のメモリセル
を有し、各ピント線には、電源電圧にゲート及びドレイ
ンが共通接続される第１の可変負荷手段と、該ビット線
を終端して電源電圧にソースが接続される第２の可変負
荷手段が設けられ、上記ワード線選択前に、上記第２の
可変負荷手段を用いてプリチャージ動作させることを特
徴としている。In order to achieve the above object, the memory device of the present invention comprises:
A plurality of memory cells each having an access transistor selectively controlled by a word line are provided between a pair of bit lines, and each pin line has a first variable load whose gate and drain are commonly connected to a power supply voltage. means and a second variable load means whose source is connected to the power supply voltage by terminating the bit line, and before selecting the word line, perform a precharging operation using the second variable load means. It is characterized by
ここで、上記第１の可変負荷手段としては、例えばＮＭ
Ｏ３）ランジスタを用いることができ、上記第２の可変
負荷手段としては、例えばＰＭＯＳトランジスタを用い
ることができる。Here, as the first variable load means, for example, NM
O3) A transistor can be used, and a PMOS transistor, for example, can be used as the second variable load means.
一般に、メモリ装置の製造において、ＣＭＯＳプロセス
を採用することがあり、標準的なＣＭＯＳプロセスを利
用することによって、ＰＭＯＳトランジスタを、容易に
ビット線の終端部に形成することができる。そして、Ｐ
ＭＯ３）ランジスタを第２の可変負荷手段として用いる
ことで、ソースが電源電圧Ｖｃｃに接続されることにな
り、プリチャージ時において、ビット線の電位を電源電
圧Ｖｃｃ近傍まで引き上げることができる。Generally, in manufacturing memory devices, a CMOS process is sometimes employed, and by using a standard CMOS process, a PMOS transistor can be easily formed at the end of a bit line. And P
By using the MO3) transistor as the second variable load means, the source is connected to the power supply voltage Vcc, and the potential of the bit line can be raised to near the power supply voltage Vcc during precharging.
本発明の好適な実施例を図面を参照しながら説明する。 Preferred embodiments of the present invention will be described with reference to the drawings.
本実施例のメモリ装置は、ＣＭＯＳプロセスによって製
造されるＳＲＡＭの例であり、ピント線を終端する第２
の可変負荷手段をＰＭＯ３Ｉ−ランジスタとしているた
めに、高速動作等を実現することが可能となっている。The memory device of this embodiment is an example of an SRAM manufactured by a CMOS process, and the second
Since the variable load means is a PMO3I-transistor, it is possible to realize high-speed operation.
まず、第１図を参照しながら、その回路構成について説
明する。本実施例のメモリ装置は、一対のビット＊ＢＬ
１．ＢＬ２間に所要の構成のメモリセルｌを有し、各メ
モリセル１はアクセストランジスタ２．３を介して各ビ
ット線ＢＬＩ、ＢＬ２とそれぞれ接続される。上記アク
セストランジスタ２．３は、ＮＭＯ３）ランジスタから
なり、そのゲートはワード線ＷＬと接続される。なお、
上記メモリセル１はマトリクス状に配設され、且つビッ
ト線対も複数からなることは言うまでもない。First, the circuit configuration will be explained with reference to FIG. The memory device of this embodiment has a pair of bits *BL
1. A memory cell 1 having a desired configuration is provided between BL2, and each memory cell 1 is connected to each bit line BLI, BL2 via an access transistor 2.3. The access transistor 2.3 is composed of an NMO3) transistor, and its gate is connected to the word line WL. In addition,
It goes without saying that the memory cells 1 are arranged in a matrix and also include a plurality of bit line pairs.
これらビット線ＢＬ１．ＢＬ２の終端部には、負荷素子
としてのＰＭＯＳトランジスタ５．６が接続される。Ｐ
ＭＯ３）ランジスタ５．６の各ソースには、それぞれ電
源電圧Ｖｃｃが供給され、各ドレインがビン）線ＢＬＩ
、ＢＬ２とそれぞれ接続される。これらＰＭＯ３）ラン
ジスタ５，６のゲートは、プリチャージ信号Φ、が供給
されるようにプリチャージ信号線９と接続されている。These bit lines BL1. A PMOS transistor 5.6 as a load element is connected to the terminal end of BL2. P
Each source of the MO3) transistor 5.6 is supplied with the power supply voltage Vcc, and each drain is connected to the line BLI.
, BL2, respectively. The gates of these PMO3) transistors 5 and 6 are connected to a precharge signal line 9 so that a precharge signal Φ is supplied.
これらＰＭＯＳトランジスタ５．６の近傍には、上記一
対のビン）線ＢＬ１．ＢＬ２をイコライズするためのＰ
ＭＯＳトランジスタ４が設けられている。ＰＭＯ３Ｉ−
ランジスタ４のソース若しくはドレインは、それぞれビ
ット線ＢＬＩ、ＢＬ２に接続される。また、ＰＭＯ３）
ランジスタ４のゲートは、上記プリチャージ信号線９と
接続される。In the vicinity of these PMOS transistors 5.6, the pair of bin lines BL1. P for equalizing BL2
A MOS transistor 4 is provided. PMO3I-
The source or drain of transistor 4 is connected to bit lines BLI and BL2, respectively. Also, PMO3)
The gate of the transistor 4 is connected to the precharge signal line 9.
上記ビット線ＢＬＩ、ＢＬ２には、さらにそれぞれ第１
の可変負荷手段としてのＮＭＯ３）ランジスタフ、８が
接続される。これらＮＭＯ３）ランジスタフ、８は、そ
れぞれゲート−ドレインが共通接続されて電源電圧ｖｃ
ｃが与えられており、それぞれソースが上記ビット線Ｂ
ＬＩ、ＢＬ２にそれぞれ接続される。The bit lines BLI and BL2 each have a first
NMO3) Langistav, 8 as a variable load means is connected. These NMOs 3) and 8 have their gates and drains connected in common and have a power supply voltage vc.
c is given, and the source is the above bit line B
Connected to LI and BL2, respectively.
このような回路構成を有する本実施例のメモリ装置は、
次のような作動を行う。The memory device of this example having such a circuit configuration is as follows:
It performs the following operations.
第２図に示すように、当初、ビットｖＡＢＬ１゜ＢＬ２
では、前のサイクルのデータが残存し、ビット線ＢＬＩ
、ＢＬ２には電位差Δ■がある。このとき、プリチャー
ジ信号Φ、は′Ｈルベル（ｉｆ源電圧Ｖｃｃレベル）で
あり、ワード線ＷＬは“Ｌ”レベル（Ｊｌｌ地ＧＮＤレ
ベル）である、従って、上記ＰＭＯ３）ランジスタ４，
５．６は全部オフ、上記アクセストランジスタ２．３は
全部オフ、上記ＮＭＯＳトランジスタ７．８のうち一方
はオン、他方はオフの状態にある。As shown in FIG. 2, initially, the bit vABL1°BL2
Then, the data from the previous cycle remains and the bit line BLI
, BL2 has a potential difference Δ■. At this time, the precharge signal Φ is at 'H level (if source voltage Vcc level), and the word line WL is at "L" level (Jll ground GND level).
5.6 are all off, the access transistors 2.3 are all off, and one of the NMOS transistors 7.8 is on and the other is off.
次に、時刻ｔ０でアドレスが遷移する。このアドレス遷
移によって、時Ｒｔ ＋ で上記プリチャージ信号Φ１
が“Ｈ”レベルから６Ｌルベルへ立ち下がる。このよう
に上記プリチャージ信号Φ６が１Ｌルベルになることで
、上記プリチャージ信号線９にゲートが接続するＰＭＯ
３）ランジスタ４，５．６は、全てオフの状態からオン
の状態になる。すると、上記ビット線ＢＬ１．ＢＬ２は
イコライズされ、さらに電源電圧Ｖｃｃ近傍の電圧Ｖａ
まで各ビットＭＢＬ１．ＢＬ２の電位が引き上げられる
。また、このイコライズ及びプリチャージ動作の際に、
上記ＮＭＯ３Ｉ−ランジスタフ。Next, the address transitions at time t0. Due to this address transition, the precharge signal Φ1 at time Rt +
falls from “H” level to 6L level. Since the precharge signal Φ6 becomes 1L level in this way, the PMO whose gate is connected to the precharge signal line 9
3) All transistors 4, 5, and 6 change from the off state to the on state. Then, the bit line BL1. BL2 is equalized and further has a voltage Va near the power supply voltage Vcc.
Each bit up to MBL1. The potential of BL2 is raised. Also, during this equalization and precharge operation,
The above NMO3I-Randistav.
８のうちオンとされていた方のトランジスタは、闇値電
圧ＶＬｈが得られなくなった時点でオフに転じる。また
、上記アクセストランジスタ２．３は、未だオンとはな
らない。The transistor 8 that was turned on turns off when the dark value voltage VLh is no longer obtained. Furthermore, the access transistor 2.3 is not yet turned on.
次に、時刻ｔ２で、プリチャージ電圧Φ舊がＬ”レベル
から“Ｈ”レベルへ立ち上がる。このため、上記ＰＭＯ
３）ランジスタ４．５．６は、オンの状態からオフの状
態になる。このとき、上記ＮＭＯ３）ランジスタフ、８
は、既に両方ともオフの状態であり、その結果、上記ビ
ット線ＢＬ１、ＢＬ２は、それぞれフローティング状態
になる。Next, at time t2, the precharge voltage Φ舊 rises from the L level to the H level.
3) Transistor 4.5.6 goes from on to off. At this time, the above NMO3) Langistav, 8
are already in the off state, and as a result, the bit lines BL1 and BL2 are each in a floating state.
このように一対のビットｖＡＢＬ１．ＢＬ２がフローテ
ィング状態になったところで、時刻ｔ、でワード［ＷＬ
の電位をＬ”レベルから“Ｈ″レベル立ち上げる。この
ワードｖＡＷＬの電位変化によって、そのゲートがワー
ド線ＷＬに接続するアクセストランジスタ２．３がオン
状態になり、メモリセル１の図示しない一対の駆動トラ
ンジスタと、上記ピント線ＢＬＩ、ＢＬ２がそれぞれ接
続される。すると、ビット線ＢＬＩ、ＢＬ２（７）−力
が、駆動トランジスタによって、その電位が引き下げら
れて行く。その引き下げられて行く電位がＶｃｃ−Ｖい
より低くなったところで、上記一方にかかる上記ＮＭＯ
３）ランジスタフ、８の一方がオン状態になる。そして
、ＮＭＯ３Ｉ−ランジスク７，８の一方、アクセストラ
ンジスタ２，３の一方及びメモリセルの駆動トランジス
タという電流パスが形成され、引き下げられた側にかか
るビット線の電位ｖｂは、これらの抵抗分割に応じたレ
ベルに保持されて行くことになる。In this way, a pair of bits vABL1. When BL2 is in the floating state, word [WL
The potential of the word vAWL is raised from the "L" level to the "H" level. Due to this change in the potential of the word vAWL, the access transistor 2.3 whose gate is connected to the word line WL is turned on, and a pair of memory cells 1 (not shown) The drive transistors are connected to the focus lines BLI and BL2, respectively.Then, the potential of the bit lines BLI and BL2 (7) is lowered by the drive transistor.The lowered potential is Vcc. - When the NMO applied to one of the above becomes lower than -V,
3) One of Langistav and 8 is turned on. Then, a current path is formed between one of the NMO3I transistors 7 and 8, one of the access transistors 2 and 3, and the memory cell drive transistor, and the potential vb of the bit line applied to the lowered side is determined according to these resistance divisions. It will be maintained at the same level.
このように、本実施例のメモリ装置では、プリチャージ
方式によって、ビット線ＢＬＩ、ＢＬ２のフローティン
グ状態からのデータの読み出しが可能であり、高速な読
み出しが実現される。そして、特に、読み出し時に生じ
る電位差ΔＶは、電源電圧Ｖｃｃ近傍の電圧Ｖａと電圧
ｖｂの電位差であるために、従来のものと比較して電圧
Ｖａが電源電圧Ｖｃｃに近い分だけ、その電位差ΔＶは
大きい値となる。従って、センスアンプ等の負担を軽減
することや、センスアンプのゲインを大きくすることが
でき、高速動作が可能となる。As described above, in the memory device of this embodiment, data can be read from the floating state of the bit lines BLI and BL2 by the precharge method, and high-speed reading is realized. In particular, the potential difference ΔV that occurs during reading is the potential difference between the voltage Va near the power supply voltage Vcc and the voltage vb. It becomes a large value. Therefore, the load on the sense amplifier etc. can be reduced, the gain of the sense amplifier can be increased, and high-speed operation is possible.
また、プロセス面においては、本実施例のメモリ装置は
、闇値電圧ｖ０の低いようなＮＭＯＳトランジスタを設
ける必要がなく、ＣＭＯＳプロセスをそのまま適用して
回路を構成することができる。このため、工程増加等の
問題も解決されることになる。In addition, in terms of process, the memory device of this embodiment does not need to provide an NMOS transistor with a low dark value v0, and the circuit can be configured by directly applying the CMOS process. Therefore, problems such as increased number of steps can also be solved.
なお、上記メモリセルの構造は、高抵抗負荷型や完全Ｃ
ＭＯ３型等のどちらでも良い、また、本発明のメモリ装
置は、上述の実施例に限定されることなく、その要旨を
逸脱しない範囲での種々の変更が可能である。Note that the structure of the above memory cell is a high resistance load type or a complete carbon type.
The memory device of the present invention may be of the MO3 type or the like, and the memory device of the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the gist thereof.
本発明のメモリ装置は、ビット線を終端する第２の可変
抵抗手段に例えば２ＭＯ３）ランジスタを用いることが
できる。このため、例えばＣＭＯＳプロセスによって、
製造することができ、従って、工程増加によるコストの
増加を防ぐことが可能である。また、その負荷素子とし
て、例えば２ＭＯ３）ランジスタを用いることで、信号
電位差ΔＶを大きくすることができ、高速動作が可能と
なる。In the memory device of the present invention, a 2MO3 transistor, for example, can be used as the second variable resistance means for terminating the bit line. For this reason, for example, by CMOS process,
Therefore, it is possible to prevent an increase in cost due to an increase in the number of steps. Furthermore, by using, for example, a 2MO3) transistor as the load element, the signal potential difference ΔV can be increased, and high-speed operation is possible.
第１図は本発明のメモリ装置の一例の回路図、第２図は
その作動を説明するための波形図、第３図は従来のメモ
リ装置の一例の回路図、第４図は上記従来のメモリ装置
の一例の作動を説明するための波形図である。
ｌ・・・メモリセル
２．３・・・アクセストランジスタ
４．５．６・・・ＰＭＯ３Ｉ−ランジスタフ、８・・・
ＮＭＯＳトランジスタ
ＢＬＩ、ＢＬ２・・・ビット線
ＷＬ・・・ワード線
Φ１・・・プリチャージ信号
第１図
第２図
従来例
第３図
÷へ
第４図FIG. 1 is a circuit diagram of an example of the memory device of the present invention, FIG. 2 is a waveform diagram for explaining its operation, FIG. 3 is a circuit diagram of an example of a conventional memory device, and FIG. 4 is a circuit diagram of an example of the conventional memory device. FIG. 3 is a waveform diagram for explaining the operation of an example of a memory device. l...Memory cell 2.3...Access transistor 4.5.6...PMO3I-Langistav, 8...
NMOS transistors BLI, BL2...Bit line WL...Word line Φ1...Precharge signal Fig. 1 Fig. 2 Conventional example Fig. 3 ÷ Fig. 4
Claims (1)
されるアクセストランジスタを有した複数のメモリセル
を有し、各ビット線には、電源電圧にゲート及びドレイ
ンが共通接続される第１の可変負荷手段と、該ビット線
を終端して電源電圧にソースが接続される第２の可変負
荷手段が設けられ、 上記ワード線選択前に、上記第２の可変負荷手段を用い
てプリチャージ動作させることを特徴とするメモリ装置
。[Claims] A plurality of memory cells each having an access transistor selectively controlled by a word line are provided between a pair of bit lines, and each bit line has a gate and a drain commonly connected to a power supply voltage. and a second variable load means whose source is connected to the power supply voltage by terminating the bit line. A memory device characterized in that it performs a precharging operation.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036712A JPH01211394A (en) | 1988-02-19 | 1988-02-19 | Memory device |
| US07/312,865 US5054000A (en) | 1988-02-19 | 1989-02-17 | Static random access memory device having a high speed read-out and flash-clear functions |
| EP19890301639 EP0331322A3 (en) | 1988-02-19 | 1989-02-20 | Memory devices |
| DE68927552T DE68927552T2 (en) | 1988-02-19 | 1989-02-20 | Storage devices |
| EP93202350A EP0574094B1 (en) | 1988-02-19 | 1989-02-20 | Memory devices |
| US07/636,578 US5047985A (en) | 1988-02-19 | 1991-01-02 | Static random access memory device having a high speed read-out and precharging arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036712A JPH01211394A (en) | 1988-02-19 | 1988-02-19 | Memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01211394A true JPH01211394A (en) | 1989-08-24 |
Family
ID=12477373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036712A Pending JPH01211394A (en) | 1988-02-19 | 1988-02-19 | Memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01211394A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04289585A (en) * | 1991-01-28 | 1992-10-14 | Mitsubishi Electric Corp | Static ram |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812193A (en) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | Semiconductor memory |
| JPS58146088A (en) * | 1982-02-22 | 1983-08-31 | Nec Corp | Memory circuit |
| JPS59116986A (en) * | 1982-12-23 | 1984-07-06 | Toshiba Corp | Semiconductor memory |
| JPS61222089A (en) * | 1985-03-28 | 1986-10-02 | Sony Corp | Equalizing and precharging circuit |
| JPS6452282A (en) * | 1987-06-27 | 1989-02-28 | Samsung Semiconductor Tele | Precharging circuit of semiconductor memory device |
-
1988
- 1988-02-19 JP JP63036712A patent/JPH01211394A/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812193A (en) * | 1981-07-15 | 1983-01-24 | Toshiba Corp | Semiconductor memory |
| JPS58146088A (en) * | 1982-02-22 | 1983-08-31 | Nec Corp | Memory circuit |
| JPS59116986A (en) * | 1982-12-23 | 1984-07-06 | Toshiba Corp | Semiconductor memory |
| JPS61222089A (en) * | 1985-03-28 | 1986-10-02 | Sony Corp | Equalizing and precharging circuit |
| JPS6452282A (en) * | 1987-06-27 | 1989-02-28 | Samsung Semiconductor Tele | Precharging circuit of semiconductor memory device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04289585A (en) * | 1991-01-28 | 1992-10-14 | Mitsubishi Electric Corp | Static ram |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4785427A (en) | Differential bit line clamp | |
| WO2004057621A1 (en) | Cmis semiconductor nonvolatile storage circuit | |
| JPH048878B2 (en) | ||
| JPH05166365A (en) | Dynamic semiconductor storage device | |
| US5828614A (en) | Memory cell sensing method and circuitry for bit line equalization | |
| JPH0241115B2 (en) | ||
| JPH11219589A (en) | Static semiconductor memory | |
| JPH0762955B2 (en) | Dynamic random access memory | |
| EP0306519B1 (en) | Current sensing differential amplifier | |
| GB2300289A (en) | Current sense amplifier for a semiconductor memory | |
| US4815040A (en) | Static memory using a MIS field effect transistor | |
| US5515315A (en) | Dynamic random access memory | |
| KR100318464B1 (en) | Stactic random access memory device having re-write circuit | |
| JPH0883491A (en) | Data read-out circuit | |
| US6262911B1 (en) | Method to statically balance SOI parasitic effects, and eight device SRAM cells using same | |
| US11170844B1 (en) | Ultra-low supply-voltage static random-access memory (SRAM) with 8-transistor cell with P and N pass gates to same bit lines | |
| JP3568605B2 (en) | Semiconductor integrated circuit device | |
| US5943278A (en) | SRAM with fast write capability | |
| US7142465B2 (en) | Semiconductor memory | |
| JPH01211394A (en) | Memory device | |
| JP2638046B2 (en) | I / O line load circuit | |
| EP0717412A2 (en) | Semiconductor memory device | |
| JP3256868B2 (en) | Static semiconductor memory | |
| JP2780481B2 (en) | Semiconductor static memory | |
| JP3038817B2 (en) | Semiconductor memory |