JPH01206781A - Signal distributor for video signal processing system - Google Patents
Signal distributor for video signal processing systemInfo
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- JPH01206781A JPH01206781A JP63030392A JP3039288A JPH01206781A JP H01206781 A JPH01206781 A JP H01206781A JP 63030392 A JP63030392 A JP 63030392A JP 3039288 A JP3039288 A JP 3039288A JP H01206781 A JPH01206781 A JP H01206781A
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、例えば放送局などの放送信号処理設備に用
いられるデジタル映像信号処理システムにおいて、各種
のモードで信号分配をするのに適した映像信号処理シス
テムの信号分配装置に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) This invention is a digital video signal processing system used in broadcast signal processing equipment such as a broadcasting station, which distributes signals in various modes. The present invention relates to a signal distribution device for a video signal processing system suitable for.
（従来の技術）
一般に、デジタル映像信号処理システムでは、映像信号
の処理目的に応じて個々に処理ユニットが作成されてい
る。(Prior Art) Generally, in a digital video signal processing system, processing units are individually created depending on the purpose of processing video signals.
映像信号の処理目的としては、 Ａ１画質補正・・・γ補正１色補正、ノイズリデュース Ｂ、映像効果・・ディゾルブ、スーパー、ワイプ。The purpose of processing video signals is A1 image quality correction...γ correction 1 color correction, noise reduction B. Visual effects: dissolve, super, wipe.
画像縮小、拡大２回転、クロマキー Ｃ１映像処理・・・輝度色分離 などが有る。Image reduction, enlargement 2 rotations, chromakey C1 video processing...luminance color separation etc.
従来は、上記の信号処理を行なうのにそれぞれ専用のユ
ニットを作成し、１つの特定の処理に特定のユニットを
対応させている。このため、特定処理の種類が多くなれ
ばなる程ユニット数も多く成り、装置全体としては大損
りなものとなる。これにともない、装置の設計、保守、
ユニットの組合わせによる処理機能の構築には多大の労
力を必要としている。Conventionally, dedicated units are created to perform the above signal processing, and each specific unit is made to correspond to one specific process. Therefore, as the types of specific processing increase, the number of units also increases, resulting in a major loss for the apparatus as a whole. Along with this, equipment design, maintenance,
Building a processing function by combining units requires a great deal of effort.
（発明が解決しようとする課題） 上記のように、従来の装置では、設計、保守。(Problem to be solved by the invention) As mentioned above, with conventional equipment, design and maintenance are difficult.
ユニットの組合わせなどに多大の労力を必要としており
、この点の改善が望まれている。特に、独立したユニッ
トを組合わせる場合、その配線作業に労力を有し、また
−度配線を行なうとそのユニットを他の目的の信号処理
のために使用することはほとんど不可能である。A great deal of effort is required to combine units, and improvements in this respect are desired. In particular, when combining independent units, wiring work is labor-intensive, and once the wiring is repeated, it is almost impossible to use the unit for signal processing for other purposes.
そこでこの発明は、映像信号の処理目的に応じて物理的
な接続作業を要せず、プログラマブルに自由に対応でき
、極めて融通性がありまた各種の信号処理目的に応じて
高速で対応できる映像信号処理システムの信号分配装置
を提供することを目的とする。Therefore, the present invention has developed a video signal that can be freely and programmably handled according to the purpose of video signal processing without requiring physical connection work, is extremely flexible, and can be handled at high speed according to the purpose of various signal processing. An object of the present invention is to provide a signal distribution device for a processing system.
［発明の構成］
（課題を解決するための手段）
この発明では、複数の映像入力を受けてプログラムに従
って該入力を演算処理し、その結果を導出するプログラ
マブル演算処理部を複数有する。[Structure of the Invention] (Means for Solving the Problems) The present invention includes a plurality of programmable arithmetic processing units that receive a plurality of video inputs, perform arithmetic processing on the inputs according to a program, and derive the results.
この複数のプログラマブル演算処理部の出力と。and the outputs of these multiple programmable arithmetic processing units.
外部からの複数の映像入力を受けて、この入力をプログ
ラマブルに前記複数のプログラマブル演算処理部に供給
するとともに、いずれかの入力を出力するネットワーク
部とを有し、前記複数のプログラマブル演算処理部の接
続形態および該演算処理部の処理形態を自在に設定でき
るようにし、かつこのネットワーク部には、ネットワー
ク切換え用の専用の制御部を組込むものである。a network section that receives a plurality of external video inputs, supplies the inputs programmably to the plurality of programmable arithmetic processing sections, and outputs any of the inputs; The connection form and the processing form of the arithmetic processing section can be set freely, and a dedicated control section for network switching is built into the network section.
（作用）
上記の手段により、プログラマブル演算処理部の処理内
容（例えば掛算、加算、比較など）を設定することによ
り、各種の映像信号処理機能を持たせることかでき、し
かも複数のプログラマブル演算処理部の接続順序や形態
を設定できるのて総合的には、複数の映像信号処理機能
を通った最終出力映像信号を得ることができる。そして
、ネットワーク部には、演算処理部などの接続形態を実
現するためのプログラムを予め制御部に格納することが
できるので、例えば外部同期信号などをトリガとして高
速で接続形態を切換えることができる。(Function) With the above means, by setting the processing contents (for example, multiplication, addition, comparison, etc.) of the programmable arithmetic processing unit, various video signal processing functions can be provided, and moreover, multiple programmable arithmetic processing units can be provided. Since the connection order and form can be set, it is possible to obtain a final output video signal that has passed through a plurality of video signal processing functions. Since a program for realizing the connection form of the arithmetic processing units and the like can be stored in the control unit in advance in the network unit, the connection form can be switched at high speed using, for example, an external synchronization signal as a trigger.
（実施例） 以下、この発明の実施例を図面を参照して説明する。(Example) Embodiments of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例による要部であり、ネット
ワーク部２０には、入力部１０ （１）〜１０（ｎ）（
それぞれ１７ビツト）と出力部１１ （１）〜１１（ｍ
＞（それぞれ１７ビツト）が設けられ、各入力部１０
（１）〜１０ （ｎ）と出力部１１ （１）〜１１ （
ｍ）ラインはマトリックス状に配列されている。そして
各入力部と出力部ラインのクロスポイントは、スイッチ
素子によりオン、オフすることができる。さらにクロス
ポイントは、このネットワーク部２０内に一体に集積化
されたネットワーク制御部１２により制御される。制御
部１２には、予めプログラムを格納°することができる
もので、メイン制御部からデータを書込むことかできる
。FIG. 1 shows a main part according to an embodiment of the present invention, and the network section 20 includes input sections 10 (1) to 10 (n) (
17 bits each) and output section 11 (1) to 11 (m
> (17 bits each), each input section 10
(1) to 10 (n) and output section 11 (1) to 11 (
m) The lines are arranged in a matrix. The cross points between the input and output lines can be turned on and off by switch elements. Further, the cross points are controlled by a network control section 12 integrated within this network section 20. The control section 12 can store programs in advance, and can also write data from the main control section.
制御部１２は、例えば同期信号をトリガとして所定のプ
ログラムにより上記クロスポイントを制御して入力部か
ら出力部までの接続パターンを形成したり、該パターン
を切換えたりすることができる。The control section 12 can, for example, use a synchronization signal as a trigger to control the cross points according to a predetermined program to form a connection pattern from the input section to the output section, or to switch the pattern.
第２図は、上記のネットワーク部２０を使用した実施例
である。FIG. 2 shows an embodiment using the network section 20 described above.
ネットワーク部２０には、１７ビツトの２つの外部映像
信号ＡＩ、Ｂｌを入力することができる。Two 17-bit external video signals AI and Bl can be input to the network section 20.
この他にも１７ビツトの入力部が用意され、全体で３２
ある。In addition to this, a 17-bit input section is also available, totaling 32 bits.
be.
ネッｉ・ワーク部２０は、複数（例えば４８系統）の１
７ビツト出力部を有し、例えば第１７番目から第４８番
目の出力部を２組づつまとめ各組をプログラマブル演算
処理部２１ （Ｑｌ）〜２１ （１Ｂ）ニソれぞれ接続
している。プログラマブル演算処理部２１ （０１，）
〜２１ （ＩＧ）の各出力はそれぞれネットワーク部２
０の例えば第１７番目から第３２番目までの入力部に接
続されている。ネットワーク部２０には、最終的な映像
出力を得るための出力部か設けられている。出力部は複
数（例えば第１番目から第１６番目まで）設けられ、次
段の同様なネットワーク部に接続することができる。The network unit 20 has one of a plurality of systems (for example, 48 systems).
It has a 7-bit output section, and for example, the 17th to 48th output sections are grouped into two sets and each set is connected to the programmable arithmetic processing sections 21 (Ql) to 21 (1B), respectively. Programmable arithmetic processing unit 21 (01,)
Each output of ~21 (IG) is connected to the network section 2.
0, for example, the 17th to 32nd input sections. The network section 20 is provided with an output section for obtaining a final video output. A plurality of output units (for example, from the first to the 16th) are provided, and can be connected to a similar network unit at the next stage.
２２はメイン制御部であり、ネットワーク部２０、演算
処理部２１ （０１）〜２１ （１Ｂ）の各制御部に対
して制御信号を与える。A main control section 22 provides control signals to the network section 20 and the arithmetic processing sections 21 (01) to 21 (1B).
上記のシステムで扱われる入力デジタル信号形式は、同
図（ｂ）に示すように全体で１７ビツトであり、その内
１ビットが同期信号情報として利用され、残りのビット
が映像信号データあるいは同期信号データである。同期
信号情報が、“１”のときは残りの１６ビツトが同期信
号データであり、“０°°のときは残りの１６ビツトは
映像信号データである。The input digital signal format handled by the above system is 17 bits in total, as shown in Figure (b), of which 1 bit is used as synchronization signal information, and the remaining bits are used as video signal data or synchronization signal. It is data. When the synchronization signal information is "1", the remaining 16 bits are synchronization signal data, and when it is "0°", the remaining 16 bits are video signal data.
さらにネットワーク部２ｏは、例えば９個のＬＳＩか］
っのボードに設けられて構成され、１７ビツトの入力部
及び出力部は、それぞれ各ＬＳＩに２ビツトづつ割当て
られ、１つのＬＳＩへの配線接続を容易にしている。ま
たネットワーク部２０には、ネットワーク制御部が内蔵
されておりメイン制御部２２あるいは演算処理部からの
指令によりプログラマブルにその入力出力接続系統を切
換えることができる。Furthermore, the network section 2o is made up of, for example, nine LSIs]
The 17-bit input section and output section each have 2 bits assigned to each LSI to facilitate wiring connection to one LSI. Further, the network section 20 has a built-in network control section, and the input/output connection system can be programmably switched by a command from the main control section 22 or the arithmetic processing section.
第３図は、演算処理部の１つ、例えば２１ （Ｏｆ）を
取出して示している。FIG. 3 shows one of the arithmetic processing units, for example 21 (Of).
ネットワーク部２０は、その制御状態により、演算処理
部２１ （０１）に対して、前記外部映像信号Ａ１、Ｂ
１あるいは、他の演算処理部から帰還された映像信号を
ペアでこの演算処理部２１（吋）に供給することかでき
、また一方の映像信号のみを供給することもできる。Depending on its control state, the network section 20 transmits the external video signals A1 and B to the arithmetic processing section 21 (01).
Alternatively, video signals fed back from one or another arithmetic processing section can be supplied to this arithmetic processing section 21 (21) in pairs, or only one of the video signals can be supplied.
演算処理部２１ （０１）は、映像信号Ａ２．Ｂ２を受
（〜１ける２人力部を有し、各入力部は、同期分離部３
１Ａ、３１Ｂに接続されている。同期分離部３１Ａ、３
１Ｂで分離された同期信号は、シーケンサ３７に入力さ
れ、演算処理部２１ （０１）の動作タイミングを決め
るための基準とされたり、映像信号Ａ２．Ｂ２の時間調
整のために利用される。The arithmetic processing unit 21 (01) receives the video signal A2. It has two human power sections that receive B2 (~1), and each input section is connected to a synchronization separation section 3.
Connected to 1A and 31B. Synchronization separation unit 31A, 3
The synchronization signal separated by A2. Used for time adjustment of B2.
同期分離部３１Ａ、３１Ｂで分離された１６ビツトの映
像データは、乗算部３２及び演算部３３に入力すること
ができる。乗算部３２では、２つの映像信号同士を乗算
したりあるいは片方の映像信号に定数や可変値を乗算す
ることができる。演算部３３では、２人力映像信号を加
算、減算あるいは比較処理したり、一方の映像信号に対
しである値を加算あるいは減算、更にはある値との比較
処理を行なうことができる。The 16-bit video data separated by the synchronization separation sections 31A and 31B can be input to the multiplication section 32 and the calculation section 33. The multiplier 32 can multiply two video signals or can multiply one video signal by a constant or a variable value. The arithmetic unit 33 can add, subtract, or compare two video signals, add or subtract a certain value to one video signal, or perform a comparison process with a certain value.
乗算部３２と演算部３３で得られた出力は、さらに互い
の一方の入力に供給することができまた、切換え部３４
にも供給される。The outputs obtained by the multiplier 32 and the arithmetic unit 33 can be further supplied to one input of each other, and
Also supplied.
切換え部３４は、いずれか一方の入力を選択して出力し
、その出力は同期付加部３５を介して導出される。同期
付加部３５では、同期信号の付加あるいは停止を行なう
ことができる。The switching unit 34 selects and outputs one of the inputs, and the output thereof is derived via the synchronization adding unit 35. The synchronization adding section 35 can add or stop a synchronization signal.
この演算処理部２１ （０１）には、更に同期信号処理
部３６、アドレス発生部３８か設けられている。The arithmetic processing section 21 (01) is further provided with a synchronization signal processing section 36 and an address generation section 38.
さらに外部のプログラムメモリに附随して、コントロー
ルメモリ４１も内蔵されている。コントロールメモリ４
１は、演算処理部２１ （０１）内部の各データ処理部
がそれぞれ独自の分担処理を行なう場合に、全ての命令
をプログラムメモリからその都度読み出す必要がないよ
うに、各データ処理部の固有のプログラムを予め格納す
ることができるものである。Furthermore, a control memory 41 is also included in addition to the external program memory. control memory 4
1 is a calculation processing unit 21 (01) When each data processing unit within the internal processing unit performs its own assigned processing, it is necessary to read out all instructions from the program memory each time. Programs can be stored in advance.
第４図は上記のシステムを用いて、映像信号の合成を行
なう場合の例を示している。この場合は、ネットワーク
部２０は、演算処理部２１（吋）から２１ （０３）の
接続形態を図のように設定すれば外部映像信号Ａ１とＢ
１とを加算合成した出力を得ることができる。映像信号
Ａ１は演算処理部２１ （０１）の乗算器に入力されα
倍され、映像信号Ｂ１は演算処理部２１ （０２）の乗
算器に入力され（１−α）倍される。各乗算器の出力は
、演算処理部２１ （０３）に入力され、演算器におい
て加算処理されて導出される。FIG. 4 shows an example of combining video signals using the above system. In this case, the network section 20 can connect the external video signals A1 and B by setting the connection form of the arithmetic processing sections 21 (2) to 21 (03) as shown in the figure.
1 can be added and combined to obtain an output. The video signal A1 is input to the multiplier of the arithmetic processing unit 21 (01) and α
The video signal B1 is input to the multiplier of the arithmetic processing unit 21 (02) and multiplied by (1-α). The output of each multiplier is input to the arithmetic processing unit 21 (03), and is added and derived in the arithmetic unit.
ネットワーク部２０及び演算処理部２１ （０１）〜２
１ （１Ｂ）はその処理目的に応じて各種の形態に切換
え可能である。Network unit 20 and arithmetic processing unit 21 (01) to 2
1 (1B) can be switched to various forms depending on the processing purpose.
第５図は、第２図に示したシステムを更に組合わせるこ
とにより、実現できる処理機能をブロック的に示してい
る。この例は、１つの複合映像信号を処理部４０１で輝
度色分離し、その出力色信号と輝度信号とを次の処理部
４０２でマトリックスし、Ｒ，Ｇ、’Ｂ倍信号導出する
。そして、ＲｌＧ、Ｂ信号を処理部４０３でγ補正し、
その結果得られたＲ、Ｇ、Ｂ信号を逆マトリツクス処理
する。さらにこのように得られた輝度信号と、色信号と
を処理部４０６でエンコードすることにより、複合映像
信号出力を得るものである。FIG. 5 shows in block form the processing functions that can be realized by further combining the systems shown in FIG. In this example, a processing unit 401 separates one composite video signal into luminance and color, and the output color signal and luminance signal are matrixed in the next processing unit 402 to derive R, G, 'B multiplied signals. Then, the processing unit 403 performs γ correction on the RlG and B signals,
The resulting R, G, and B signals are subjected to inverse matrix processing. Further, the luminance signal and color signal obtained in this manner are encoded by the processing unit 406 to obtain a composite video signal output.
第６図は、第２図のシステムを利用して色補正系統を実
現した例である。FIG. 6 is an example in which a color correction system is realized using the system shown in FIG.
入力輝度信号Ｙ′と色信号Ｃ′とは、ネットワーク部２
０を通じて演算処理部２１ （Ｏｆ）、２１ （０２）
、２１ （０３）に供給される。演算処理部２１（吋）
、２１ （０２）、２１ （０３）ではマトリックス演
算が行われる。演算処理部２１ （０２）、２１ （０
３）からはＲ′信号、Ｂ′信号が得られ、演算処理部２
１（吋）からはＲ′信号が得られ、さらにＲ′信号はマ
トリックス演算のために演算処理部２ ］、 （０４）
に供給される。ここで（Ｂ’−Ｙ’ ）信号とマトリッ
クス処理され、その結果Ｇ′信号が得られる。Ｇ’ 、
Ｒ’ 、Ｂ’倍信号それぞれカラー補正を行なうために
演算処理部２１ （０５）。The input luminance signal Y' and the color signal C' are input to the network section 2.
0 through the arithmetic processing unit 21 (Of), 21 (02)
, 21 (03). Arithmetic processing unit 21 (2)
, 21 (02), and 21 (03) perform matrix operations. Arithmetic processing unit 21 (02), 21 (0
3), the R' signal and B' signal are obtained, and the arithmetic processing section 2
The R' signal is obtained from 1 (inch), and the R' signal is further processed by the arithmetic processing unit 2 for matrix calculation.], (04)
is supplied to Here, it is matrix-processed with the (B'-Y') signal, and as a result, the G' signal is obtained. G',
An arithmetic processing unit 21 (05) performs color correction on each of the R' and B' multiplied signals.
２１ （０６）、 ２１ （０７）に入力される。係
数乗算なとの処理が施されたＧ’ 、Ｒ’倍信号演算処
理部２１ （０８）、２ ］、 （０９）を介して輝度
信号Ｙに変換される。さらに輝度信号Ｙは、演算処理部
２１ （１０）にてレベル調整されて出力される。また
、演算処理部２１ （１１）と２１ （１２）とでは、
輝度信号とＲ信号、輝度信号ＹとＢ信号を用いてそれぞ
れ色差信号（Ｒ−Ｙ）信号、（Ｂ−Ｙ）信号が得られる
。21 (06) and 21 (07). It is converted into a luminance signal Y via the G' and R' multiplied signal calculation processing units 21 (08), 2 ], (09), which are subjected to processing such as coefficient multiplication. Further, the brightness signal Y is level-adjusted by the arithmetic processing section 21 (10) and output. Moreover, in the calculation processing units 21 (11) and 21 (12),
Using the luminance signal and R signal, and the luminance signal Y and B signal, a color difference signal (RY) signal and (B-Y) signal are obtained, respectively.
そして、演算処理部２１ （１３）〜２１ （１６）で
は、色信号（Ｒ−Ｙ）信号と（Ｂ−Ｙ）信号との配列及
び再度１色相調整が成され、フィルタ２１ （１７）を
介して導出される。このフィルタ２ ］、 （１７）も
基本構造は演算処理部と同じである。Then, in the arithmetic processing units 21 (13) to 21 (16), the color signal (R-Y) signal and the (B-Y) signal are arranged and one hue adjustment is performed again, and the color signals are processed through the filter 21 (17). It is derived as follows. This filter 2 ], (17) also has the same basic structure as the arithmetic processing section.
輝度信号Ｙ′と色信号Ｃ′とは、同図（ｂ）に示すよう
なデータ配列関係であり、色差信号（Ｒ’ −Ｙ’ ）
と（Ｂ’ −Ｙ’ ）は時間的にずれているので、初段
の演算処理部２１ （０２）と２１ （０３）とは１ク
ロツクの１周期おきに入力データを取込むことになる。The luminance signal Y' and the color signal C' have a data arrangement relationship as shown in FIG.
and (B' - Y') are temporally shifted, so the first-stage arithmetic processing units 21 (02) and 21 (03) take in input data every other cycle of one clock.
第７図は、上記の色補正系統を得るためにネットワーク
部２０が切換えられた状態を示している。FIG. 7 shows a state in which the network section 20 has been switched to obtain the above color correction system.
第２図、第６図と同一部分には同じ符号を付している。The same parts as in FIGS. 2 and 6 are given the same reference numerals.
演算処理部の数が１つのユニットで不足する場合には、
同様な他のユニットが利用される。If the number of arithmetic processing units is insufficient in one unit,
Other similar units are used.
本実施例では、ネットワーク部２０ （０２）を伴うユ
ニットが利用される。In this embodiment, a unit with a network section 20 (02) is used.
このように、本システムは、ネットワーク部による演算
処理部の接続形態と、各演算処理部の処理機能をプログ
ラムすることにより総合的には各種の映像処理を自由に
行なわせることができる。In this way, the present system can freely perform various types of video processing by programming the connection form of the arithmetic processing units by the network unit and the processing function of each arithmetic processing unit.
第５図に示したような機能を実現する場合には更に、複
数のネットワーク部を伴う演算処理部を組合わせて構築
することにより実現できるものてある。このように処理
システムを実現するには、各演算処理部とネットワーク
部に組込まれている制御部にホスト制御部から、処理用
のプログラムを一度書込めばよい。処理目的が変わった
場合には、再度ホスト制御部から所定のプログラムを書
込むようにすれば自由に機能を変更することができ、そ
の時間も短時間ですむ。The functions shown in FIG. 5 can also be realized by combining and constructing arithmetic processing sections with a plurality of network sections. In order to realize the processing system in this way, it is sufficient to once write a processing program from the host control unit to the control unit incorporated in each arithmetic processing unit and the network unit. If the purpose of processing changes, the function can be changed freely by writing the predetermined program again from the host control unit, and the time required to do so can be shortened.
［発明の効果］
以上説明したようにこの発明は、映像信号の処理目的に
応じて物理的な接続作業を要せず、プログラマブルに自
由に対応でき、極めて融通性のあるデジタル映像信号処
理システムを提供できる。[Effects of the Invention] As explained above, the present invention provides an extremely flexible digital video signal processing system that does not require physical connection work and can be freely and programmably adapted to the purpose of video signal processing. Can be provided.
第１図はこの発明の一実施例を示す構成説明図、第２図
（ａ）はこの発明の使用例を示す構成説明図、同図（ｂ
）は信号フォーマットを示す図、同図（Ｃ）はネットワ
ーク部を更に説明するために示した図、第３図は第２図
の演算処理部の構成を示すブロック図、第４図は、この
発明による信号処理形態の一例を示す説明図、第５図は
この発明のシステムの使用例を示す機能別ブロック図、
第６図及び第７図は更にこの発明の使用例における信号
処理形態の例を示す説明図である。
２０・・ネットワーク部、２１ （０１）〜２１ （１
７）・演算処理部、２２・・・メイン制御部、３１Ａ。
３１Ｂ・・・同期分離部、３２・・・乗算部、３３・・
・演算部、３４・・・切換え部、３５・・・同期付加部
、３６・・・同期信号処理部、３７・・・シーケンサ、
３８・・アドレス発生部。
出願人代理人 弁理士 鈴江武彦
（ａ）
第２図
（ｂ）
Ｕ
（ｄ）FIG. 1 is a configuration explanatory diagram showing one embodiment of this invention, FIG. 2(a) is a configuration explanatory diagram showing an example of use of this invention, and FIG.
) is a diagram showing the signal format, (C) is a diagram shown to further explain the network section, FIG. 3 is a block diagram showing the configuration of the calculation processing section in FIG. An explanatory diagram showing an example of a signal processing form according to the invention, FIG. 5 is a functional block diagram showing an example of use of the system of the invention,
FIGS. 6 and 7 are further explanatory diagrams showing examples of signal processing formats in usage examples of the present invention. 20...Network Department, 21 (01) ~ 21 (1
7) - Arithmetic processing unit, 22... Main control unit, 31A. 31B... Synchronization separation unit, 32... Multiplication unit, 33...
- Arithmetic unit, 34... Switching unit, 35... Synchronization addition unit, 36... Synchronization signal processing unit, 37... Sequencer,
38...Address generation section. Applicant's agent Patent attorney Takehiko Suzue (a) Figure 2 (b) U (d)
Claims (1)
算処理し、その結果を導出する複数のプログラマブル演
算処理部と、この複数のプログラマブル演算処理部の出
力と、外部からの複数の映像入力を受けて、この入力を
プログラマブルに前記複数のプログラマブル演算処理部
に供給するとともに、いずれかの入力を出力する入力出
力クロスポイント部を有し、前記複数のプログラマブル
演算処理部の接続形態および該演算処理部の処理形態を
自在に設定できるように、クロスポイント換え用の専用
の制御部を一体に有したネットワーク部とを具備した映
像信号処理システムの信号分配装置。A plurality of programmable arithmetic processing units that receive a plurality of video inputs, perform arithmetic processing on the inputs according to a program, and derive the results; , has an input/output crosspoint section that programmably supplies this input to the plurality of programmable processing units and outputs any of the inputs, and the connection form of the plurality of programmable processing units and the processing unit A signal distribution device for a video signal processing system, which includes a network unit integrally having a dedicated control unit for cross-point exchange so that processing formats can be freely set.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030392A JP2818168B2 (en) | 1988-02-12 | 1988-02-12 | Video signal processing system and signal distribution device for video signal processing system |
| KR1019890001283A KR920001287B1 (en) | 1988-02-12 | 1989-02-03 | Digital video signal processing apparatus |
| US07/308,306 US4991019A (en) | 1988-02-12 | 1989-02-09 | Digital video signal processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63030392A JP2818168B2 (en) | 1988-02-12 | 1988-02-12 | Video signal processing system and signal distribution device for video signal processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01206781A true JPH01206781A (en) | 1989-08-18 |
| JP2818168B2 JP2818168B2 (en) | 1998-10-30 |
Family
ID=12302649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63030392A Expired - Lifetime JP2818168B2 (en) | 1988-02-12 | 1988-02-12 | Video signal processing system and signal distribution device for video signal processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818168B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031364A (en) * | 1983-07-30 | 1985-02-18 | Sony Corp | Mixing device |
| JPS62253274A (en) * | 1986-03-28 | 1987-11-05 | アムペックス コーポレーシヨン | Digital effect loop for video switcher |
-
1988
- 1988-02-12 JP JP63030392A patent/JP2818168B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031364A (en) * | 1983-07-30 | 1985-02-18 | Sony Corp | Mixing device |
| JPS62253274A (en) * | 1986-03-28 | 1987-11-05 | アムペックス コーポレーシヨン | Digital effect loop for video switcher |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2818168B2 (en) | 1998-10-30 |
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