JPH01196676A - ビットマスク生成回路 - Google Patents
ビットマスク生成回路Info
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- JPH01196676A JPH01196676A JP63020316A JP2031688A JPH01196676A JP H01196676 A JPH01196676 A JP H01196676A JP 63020316 A JP63020316 A JP 63020316A JP 2031688 A JP2031688 A JP 2031688A JP H01196676 A JPH01196676 A JP H01196676A
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- 238000007796 conventional method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、グラフィックスの分野における塗りつぶし
処理で使用される複数ビットのマスクパターンを生成す
るビットマスク生成回路に関する。
処理で使用される複数ビットのマスクパターンを生成す
るビットマスク生成回路に関する。
（従来の技術）
ビットマツプ方式によるグラフィックスの分野で、ある
図形パターンを塗りつぶす必要がある場合に、ｎビット
（ｎは正の整数）のデータの中の論理“１”を二つずつ
対にして、その間に論理“１”のデータを詰めたパター
ンを作る必要がある。例えばｎビットの入力データを第
８図（ａ）に示すように、ｂＯ，ｂｌ、−、ｂ （ｎ−
１）とした時に、第８図（ｂ）に示すようなビットマス
クパターン、ｃ Ｏ，ｃ １． −、 ｃ （ｎ、
−１）は以下に示すように排他的論理和（以下、ＸＯ
Ｒと称する）により生成することができる。
図形パターンを塗りつぶす必要がある場合に、ｎビット
（ｎは正の整数）のデータの中の論理“１”を二つずつ
対にして、その間に論理“１”のデータを詰めたパター
ンを作る必要がある。例えばｎビットの入力データを第
８図（ａ）に示すように、ｂＯ，ｂｌ、−、ｂ （ｎ−
１）とした時に、第８図（ｂ）に示すようなビットマス
クパターン、ｃ Ｏ，ｃ １． −、 ｃ （ｎ、
−１）は以下に示すように排他的論理和（以下、ＸＯ
Ｒと称する）により生成することができる。
上記（１）式は次の（２）式と等価である。
ところで、上記（２）式の演算を組合わせ回路で実現す
る場合、従来では第９図に示すような回路か使用されて
いる。この回路では、ビットデータｃＯとｂｌとがＸＯ
Ｒ回路３０−０に入力されることによって０１が生成さ
れ、このＣ１とｂ２とがＸＯＲ回路３０−１に入力され
ることによってＣ２が生成され、以下、同様にして、ｃ
（ｎ−２）とｂ（ｎ−１）とがＸＯＲ回路３Ｏ−（ｎ−
１）に入力されることによってｃ（ｎ−１）が生成され
る。
る場合、従来では第９図に示すような回路か使用されて
いる。この回路では、ビットデータｃＯとｂｌとがＸＯ
Ｒ回路３０−０に入力されることによって０１が生成さ
れ、このＣ１とｂ２とがＸＯＲ回路３０−１に入力され
ることによってＣ２が生成され、以下、同様にして、ｃ
（ｎ−２）とｂ（ｎ−１）とがＸＯＲ回路３Ｏ−（ｎ−
１）に入力されることによってｃ（ｎ−１）が生成され
る。
（発明が解決しようとする課題）
上記第９図に示す従来の回路では、ｂｉ（ｉ−０，１，
・、ｎ−１）からｃ （ｉ）が生成されるまでに、最大
で（ｎ−１）個のＸＯＲ回路を通過するため、各ＸＯＲ
回路の遅延時間をτとすると、全体で（ｎ−１）Ｘτだ
けの処理時間を要している。このように、従来では入力
データのビット数が大きくなると、マスクパターンの生
成に要する時間が長くなり、高速にビットマスクを生成
することができないという問題がある。
・、ｎ−１）からｃ （ｉ）が生成されるまでに、最大
で（ｎ−１）個のＸＯＲ回路を通過するため、各ＸＯＲ
回路の遅延時間をτとすると、全体で（ｎ−１）Ｘτだ
けの処理時間を要している。このように、従来では入力
データのビット数が大きくなると、マスクパターンの生
成に要する時間が長くなり、高速にビットマスクを生成
することができないという問題がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、入力データのビット数が大きい場合
でも高速にビットマスクを生成することができるビット
マスク生成回路を提供することにある。
あり、その目的は、入力データのビット数が大きい場合
でも高速にビットマスクを生成することができるビット
マスク生成回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明のビットマスク生成回路は、入力データを段数
のブロックに分割し、分割された各ブロックに対応して
部分マスクデータを作成する部分マスク生成回路と、部
分マスクデータをパリティ入力に応じて補正し、かつパ
リティ出力を作成するパリティ補正回路とをそれぞれ設
け、上記各部分マスク生成回路には複数個の第１の排他
的論理和回路を設け、これら８第１の排他的論理和回路
の一方式力として対応するブロックの各ビットデータを
、他方入力として最下位ビットの入力データもしくは下
位の第１の排他的論理和回路の出力をそれぞれ供給し、
上記各パリティ補正回路には複数個の第２の排他的論理
和回路を設け、これら各第２の排他的論理和回路の一方
入力として対応するブロックのパリティ補正回路で作成
される部分マスクデータのそれぞれを、他方入力として
下位ビットのパリティ補正回路で作成されるパリティを
並列に供給し、各第２の排他的論理和回路の出力を対応
するブロックのマスクデータとして出力すると共に最上
位の第２の排他的論理和回路の出力をパリティとして出
力するように構成したことを特徴とする。
のブロックに分割し、分割された各ブロックに対応して
部分マスクデータを作成する部分マスク生成回路と、部
分マスクデータをパリティ入力に応じて補正し、かつパ
リティ出力を作成するパリティ補正回路とをそれぞれ設
け、上記各部分マスク生成回路には複数個の第１の排他
的論理和回路を設け、これら８第１の排他的論理和回路
の一方式力として対応するブロックの各ビットデータを
、他方入力として最下位ビットの入力データもしくは下
位の第１の排他的論理和回路の出力をそれぞれ供給し、
上記各パリティ補正回路には複数個の第２の排他的論理
和回路を設け、これら各第２の排他的論理和回路の一方
入力として対応するブロックのパリティ補正回路で作成
される部分マスクデータのそれぞれを、他方入力として
下位ビットのパリティ補正回路で作成されるパリティを
並列に供給し、各第２の排他的論理和回路の出力を対応
するブロックのマスクデータとして出力すると共に最上
位の第２の排他的論理和回路の出力をパリティとして出
力するように構成したことを特徴とする。
この発明のビットマスク生成回路では、前記各パリティ
補正回路に、各第２の排他的論理和回路で作成されるマ
スクデータと、対応する部分マスク生成回路への入力デ
ータの各ビットデータとの論理和データを得る複数個の
論理和回路をさらに設けることを特徴としている。
補正回路に、各第２の排他的論理和回路で作成されるマ
スクデータと、対応する部分マスク生成回路への入力デ
ータの各ビットデータとの論理和データを得る複数個の
論理和回路をさらに設けることを特徴としている。
この発明のビットマスク生成回路では、前記各パリティ
補正回路に、各第２の排他的論理和回路で作成されるマ
スクデータと、対応する部分マスク生成回路への入力デ
ータの各ビットデータの反転データとの論理積データを
得る複数個の論理積回路をさらに設けることを特徴とし
ている。
補正回路に、各第２の排他的論理和回路で作成されるマ
スクデータと、対応する部分マスク生成回路への入力デ
ータの各ビットデータの反転データとの論理積データを
得る複数個の論理積回路をさらに設けることを特徴とし
ている。
この発明のビットマスク生成回路では、前記パリティ補
正回路で得られたパリティをラッチするラッチ回路と、
このラッチ回路でラッチされたパリティ、外部パリティ
入力、及び論理“０″のデータの中から選択してパリテ
ィとして出力するパリティ選択回路をさらに設けること
を特徴としている。
正回路で得られたパリティをラッチするラッチ回路と、
このラッチ回路でラッチされたパリティ、外部パリティ
入力、及び論理“０″のデータの中から選択してパリテ
ィとして出力するパリティ選択回路をさらに設けること
を特徴としている。
この発明のビットマスク生成回路では、前記部分マスク
生成回路がさらに複数のサブブロックに分割され、それ
ぞれのサブブロックがサブ部分マスク生成回路とサブパ
リティ補正回路とから構成されていることを特徴とする
。
生成回路がさらに複数のサブブロックに分割され、それ
ぞれのサブブロックがサブ部分マスク生成回路とサブパ
リティ補正回路とから構成されていることを特徴とする
。
（作用）
この発明のビットマスク生成回路では、入力データを複
数のブロックに分割し、分割された各ブロックに対応し
て部分マスクデータを作成する部分マスク生成回路とパ
リティを作成するパリティ補正回路とをそれぞれ設ける
ことにより、入力データの全てを排他的論理和回路を通
すことによってビットマスクを生成する従来回路の場合
と比べ、入力データが排他的論理和回路を通過する回数
が少なくなる。
数のブロックに分割し、分割された各ブロックに対応し
て部分マスクデータを作成する部分マスク生成回路とパ
リティを作成するパリティ補正回路とをそれぞれ設ける
ことにより、入力データの全てを排他的論理和回路を通
すことによってビットマスクを生成する従来回路の場合
と比べ、入力データが排他的論理和回路を通過する回数
が少なくなる。
さらに各パリティ補正回路に複数個の論理和回路もしく
は論理積回路を設けることにより、異なる規則に従った
ビットマスクを得ることができる。
は論理積回路を設けることにより、異なる規則に従った
ビットマスクを得ることができる。
さらに、パリティ補正回路で得られたパリティをラッチ
するラッチ回路と、パリティ選択回路とを設けることに
より、ビット長の長い入力データをいくつかの領域に分
け、各領域を同一のビットマスク生成回路を繰返し使用
することによってビットマスクを生成することができる
。
するラッチ回路と、パリティ選択回路とを設けることに
より、ビット長の長い入力データをいくつかの領域に分
け、各領域を同一のビットマスク生成回路を繰返し使用
することによってビットマスクを生成することができる
。
さらに、部分マスク生成回路を複数のサブブロックに分
割し、それぞれのサブブロックをサブ部分マスク生成回
路とサブパリティ補正回路とて構成することにより、遅
延時間をより短縮することができる。
割し、それぞれのサブブロックをサブ部分マスク生成回
路とサブパリティ補正回路とて構成することにより、遅
延時間をより短縮することができる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例による構成を示すブロック
図である。
図である。
いま、ビットマスクを生成すべき入力データがｂＯ〜ｂ
（ｎ−１）からなるｎビットである時、これらがノ個の
ｍビットのブロックに分割される。
（ｎ−１）からなるｎビットである時、これらがノ個の
ｍビットのブロックに分割される。
そして、ノ個の各ブロックに対応して部分マスク生成回
路（図中のＡ）１１−１〜１１− 、ｆｆそれぞれと、
パリティ補正回路（図中のＢ）１２−１〜１２−ｉそれ
ぞれとが設けられる。各部分マスク生成回路１１にはノ
個のブロックに分割されたうちの対応するブロックのｍ
ビ、ットの入力データがそれぞれ供給され、各回路１１
はそれぞれｍビットの部分マスクデータを作成する。ま
た、各パリティ補正回路＋２には対応するブロックの部
分マスク生成回路１１で作成された部分マスクデータと
下位からのパリテイが供給され、各回路１２はそれぞれ
ｍビットのマスクデータと１ビツトのパリティとを作成
する。
路（図中のＡ）１１−１〜１１− 、ｆｆそれぞれと、
パリティ補正回路（図中のＢ）１２−１〜１２−ｉそれ
ぞれとが設けられる。各部分マスク生成回路１１にはノ
個のブロックに分割されたうちの対応するブロックのｍ
ビ、ットの入力データがそれぞれ供給され、各回路１１
はそれぞれｍビットの部分マスクデータを作成する。ま
た、各パリティ補正回路＋２には対応するブロックの部
分マスク生成回路１１で作成された部分マスクデータと
下位からのパリテイが供給され、各回路１２はそれぞれ
ｍビットのマスクデータと１ビツトのパリティとを作成
する。
上記部分マスク生成回路１１には、第２図の具体的な回
路図で例示するに番目のブロック（０≦ｋ＜ｔ’）のよ
うにそれぞれ（ｍ−１）個のＸＯＲ回路（排他的論理和
回路） １３−１〜１３− （ｍ −１）が設けられて
いる。そして、ｋ番目のブロックの入力データをｂｂＯ
，ｂｂｌ、ｂｂ２．・・・。
路図で例示するに番目のブロック（０≦ｋ＜ｔ’）のよ
うにそれぞれ（ｍ−１）個のＸＯＲ回路（排他的論理和
回路） １３−１〜１３− （ｍ −１）が設けられて
いる。そして、ｋ番目のブロックの入力データをｂｂＯ
，ｂｂｌ、ｂｂ２．・・・。
ｂｂ （ｍ−２） 、 ｂｂ （ｍ−１）とする。こ
れは、それぞれｂ （ｋＸｍ）、ｂ （ｋＸｍ＋１）。
れは、それぞれｂ （ｋＸｍ）、ｂ （ｋＸｍ＋１）。
ｂ （ｋＸｍ＋２）、＝−、ｂ （ｋＸｍ＋ｍ−２）、
。
。
ｂ（１（Ｘｍ＋ｍ−１）と同じものである。このブロッ
クの部分マスク生成回路１１では、このブロックの最下
位の入力データｂｂｏがそのまま部分マスクデータａａ
Ｏとして出力される。またデータｂｂｏとそれよりも１
ビツト上位のデータｂｂｌとはこのブロックの最下位の
ＸＯＲ回路１３−１に一方及び他方入力して供給され、
このＸＯＲ回路１３−１の出力が部分マスクデータａａ
ｌとして出力される。さらに、データｂｂ２と上記ＸＯ
Ｒ回路１３−１の出力とはこれよりも１ビツト上位のＸ
ＯＲ回路１３−２に一方及び他方入力して供給され、こ
のＸＯＲ回路１３−２の出力が部分マスクデータａａ２
として出力される。以下、同様にデータｔ）ｂｊ（（ｍ
−１≧ｊ≧３）とＸＯＲ回路１３−（ｊ−１）の出力と
がＸＯＲ回路１３− ｊに一方及び他方入力して供給さ
れ、このＸＯＲ回路１３−ｊの出力が部分マスクデータ
ａａｊとして出力される。
クの部分マスク生成回路１１では、このブロックの最下
位の入力データｂｂｏがそのまま部分マスクデータａａ
Ｏとして出力される。またデータｂｂｏとそれよりも１
ビツト上位のデータｂｂｌとはこのブロックの最下位の
ＸＯＲ回路１３−１に一方及び他方入力して供給され、
このＸＯＲ回路１３−１の出力が部分マスクデータａａ
ｌとして出力される。さらに、データｂｂ２と上記ＸＯ
Ｒ回路１３−１の出力とはこれよりも１ビツト上位のＸ
ＯＲ回路１３−２に一方及び他方入力して供給され、こ
のＸＯＲ回路１３−２の出力が部分マスクデータａａ２
として出力される。以下、同様にデータｔ）ｂｊ（（ｍ
−１≧ｊ≧３）とＸＯＲ回路１３−（ｊ−１）の出力と
がＸＯＲ回路１３− ｊに一方及び他方入力して供給さ
れ、このＸＯＲ回路１３−ｊの出力が部分マスクデータ
ａａｊとして出力される。
上記パリティ補正回路１２には、第３図の具体的な回路
図で例示するに番目のブロック（０≦にく））のように
それぞれｍ個のＸＯＲ回路１４−０〜１４−（ｍ−１）
が設けられている。これらｍ個のＸＯＲ回路１４−０〜
１４− （ｍ −１）には対応するブロックの部分マス
ク生成回路１１で作成された部分マスクデータａ ａ
Ｏ−ａ ａ （ｍ−１）それぞれと、パリティｐｉとが
入力として供給される。そして、ＸＯＲ回路１４−０〜
１４− （ｍ −１）の出力がこのブロックのマスクデ
ータｃｃＯ〜ｃｃ（ｍ−１）として出力されると共に、
最上位のＸＯＲ回路１４−（ｍ−１）の出力がパリティ
ｐＯとして出力される。なお、第１番目のブロックにつ
いてはパリティ入力ｐｉを０″とする。
図で例示するに番目のブロック（０≦にく））のように
それぞれｍ個のＸＯＲ回路１４−０〜１４−（ｍ−１）
が設けられている。これらｍ個のＸＯＲ回路１４−０〜
１４− （ｍ −１）には対応するブロックの部分マス
ク生成回路１１で作成された部分マスクデータａ ａ
Ｏ−ａ ａ （ｍ−１）それぞれと、パリティｐｉとが
入力として供給される。そして、ＸＯＲ回路１４−０〜
１４− （ｍ −１）の出力がこのブロックのマスクデ
ータｃｃＯ〜ｃｃ（ｍ−１）として出力されると共に、
最上位のＸＯＲ回路１４−（ｍ−１）の出力がパリティ
ｐＯとして出力される。なお、第１番目のブロックにつ
いてはパリティ入力ｐｉを０″とする。
ここで、各部分マスク生成回路１１−１〜ｔｔ−、ｇで
は、次式に従って部分マスクデータａａＯ〜ａａ（ｍ−
１）を作成し、対応するパリティ補正回路１２に供給す
る。
は、次式に従って部分マスクデータａａＯ〜ａａ（ｍ−
１）を作成し、対応するパリティ補正回路１２に供給す
る。
他方、各パリティ補正回路１２−１〜１２−！では、対
応する部分マスク生成回路１１で作成された部分マスク
データとパリティ入力ｐｉとから、次式に従ってマスク
データＣＣＯ〜ｃｃ（ｍ−１）とパ簡単なプール代数に
より、上記（３）、（４）式が前記（２）式と等価であ
ることがわかる。すなわち、この実施例回路を使用する
ことによって従来と同様のマスクデータＣＯ〜ｃ（ｎ−
１）を生成することができる。
応する部分マスク生成回路１１で作成された部分マスク
データとパリティ入力ｐｉとから、次式に従ってマスク
データＣＣＯ〜ｃｃ（ｍ−１）とパ簡単なプール代数に
より、上記（３）、（４）式が前記（２）式と等価であ
ることがわかる。すなわち、この実施例回路を使用する
ことによって従来と同様のマスクデータＣＯ〜ｃ（ｎ−
１）を生成することができる。
ここで、第１番目のブロックのパリティ入力ｐｉを“０
”にすることにより、第８図（ａ）の入力データに対し
、第８図（ｂ）に示すようなビットマスクパターンが得
られる。他方、ｐｉを“１”にした場合には第８図（Ｃ
）に示すように、第８図（ｂ）のパターンを反転したビ
ットマスクパターンが得られる。
”にすることにより、第８図（ａ）の入力データに対し
、第８図（ｂ）に示すようなビットマスクパターンが得
られる。他方、ｐｉを“１”にした場合には第８図（Ｃ
）に示すように、第８図（ｂ）のパターンを反転したビ
ットマスクパターンが得られる。
ここで、第８図（ａ）のデータの中で“１“になってい
るビットの数をＸｌその位置をｙＯｌ・・・。
るビットの数をＸｌその位置をｙＯｌ・・・。
ｙ（ｘ−１）すると、第８図（ｂ）のパターンは、Ｘが
偶数のとき、 ｃｏ−ｃ （ｙＯ−１）はそれぞれ“０″ｃ （ｙＯ）
〜ｃ （ｙｌ−１）はそれぞれ１”Ｃ（Ｖ （Ｘ−２）
）〜ｃ （ｙ （ｘ−１） −１）はそれぞれ“１” ｃ （ｙ （ｘ−１） ） 〜ｃ （ｎ−１）はそれぞ
れ“０” で定義される。
偶数のとき、 ｃｏ−ｃ （ｙＯ−１）はそれぞれ“０″ｃ （ｙＯ）
〜ｃ （ｙｌ−１）はそれぞれ１”Ｃ（Ｖ （Ｘ−２）
）〜ｃ （ｙ （ｘ−１） −１）はそれぞれ“１” ｃ （ｙ （ｘ−１） ） 〜ｃ （ｎ−１）はそれぞ
れ“０” で定義される。
他方、Ｘが奇数のときは、
ｃｏ−ｃ（ｙＯ−１）はそれぞれ“Ｏｍｃ （ｙＯ）〜
ｃ （ｙｌ−１）はそれぞれ“１“ｃ （ｙ （ｘ−２
） ） 〜ｃ （ｙ （ｘ−１） −１）はそれぞれ“
０” ｃ （ｙ （ｘ−１） ） 〜ｃ （ｎ−１）はそれぞ
れ“１” で定義される。
ｃ （ｙｌ−１）はそれぞれ“１“ｃ （ｙ （ｘ−２
） ） 〜ｃ （ｙ （ｘ−１） −１）はそれぞれ“
０” ｃ （ｙ （ｘ−１） ） 〜ｃ （ｎ−１）はそれぞ
れ“１” で定義される。
しかも、この実施例回路におけるビットマスク生成の際
に最もＸＯＲ回路を多く通過するのは、データｃ（ｎ−
１）を作成するための経路であり、この経路に直列に存
在するＸＯＲ回路の数は（）十ｍ−１）個である。ここ
で、ＸＯＲ回路１個当りの遅延時間をτとし、例えばｎ
が２５６ビツトである場合、ビットマスク生成時の遅延
時間は従来では２５５τとなる。ところが、この実施例
回路における最大の遅延時間は（、ｆｆ＋ｍ−１）τで
与えられ、ノーｍ−１６に設定した場合の遅延時間は３
１τとなり、従来よりも大幅に短縮することができる。
に最もＸＯＲ回路を多く通過するのは、データｃ（ｎ−
１）を作成するための経路であり、この経路に直列に存
在するＸＯＲ回路の数は（）十ｍ−１）個である。ここ
で、ＸＯＲ回路１個当りの遅延時間をτとし、例えばｎ
が２５６ビツトである場合、ビットマスク生成時の遅延
時間は従来では２５５τとなる。ところが、この実施例
回路における最大の遅延時間は（、ｆｆ＋ｍ−１）τで
与えられ、ノーｍ−１６に設定した場合の遅延時間は３
１τとなり、従来よりも大幅に短縮することができる。
この結果、この実施例回路によれば高速にビットマスク
を生成することができる。
を生成することができる。
第４図は上記実施例の第１の変形例による構成を示すブ
ロック図である。この変形例回路ではパリティ補正回路
１２−１〜１２−Ｊ！それぞれにｍ個の論理和回路（Ｏ
Ｒゲート回路） １５を設け、これらの論理和回路１５
で、パリティ補正回路１２で作成されたビットマスクパ
ターンの各ビットデータと、それぞれ対応する元の入力
データとの論理和データをとるようにしたものである。
ロック図である。この変形例回路ではパリティ補正回路
１２−１〜１２−Ｊ！それぞれにｍ個の論理和回路（Ｏ
Ｒゲート回路） １５を設け、これらの論理和回路１５
で、パリティ補正回路１２で作成されたビットマスクパ
ターンの各ビットデータと、それぞれ対応する元の入力
データとの論理和データをとるようにしたものである。
このような構成のピリドマスク生成回路に、第８図（ａ
）の入力データを供給することにより、第８図（ｄ）も
しくは第８図（ｅ）に示すようなビットマスクパターン
が得られる。
）の入力データを供給することにより、第８図（ｄ）も
しくは第８図（ｅ）に示すようなビットマスクパターン
が得られる。
ここで、第８図（ｄ）のパターンは、Ｘが偶数のとき、
ｃｏ−ｃ（ｙＯ−１）はそれぞれ“０”ｃ ＜ｙｏ＞〜
ｃ（ｙｌ）はそれぞれ“１＃ｃ （ｙｌ＋１）〜ｃ （
ｙ２−１）はそれぞれ“ １１ ｃ （ｙ （ｘ−２） ）〜ｃ （ｙ （ｘ
−１） −１）はそれぞれ“１１ ｃ （ｙ （ｘ−１） ） 〜ｃ （ｎ−１）はそれぞ
れ”０” で定義される。
ｃ（ｙｌ）はそれぞれ“１＃ｃ （ｙｌ＋１）〜ｃ （
ｙ２−１）はそれぞれ“ １１ ｃ （ｙ （ｘ−２） ）〜ｃ （ｙ （ｘ
−１） −１）はそれぞれ“１１ ｃ （ｙ （ｘ−１） ） 〜ｃ （ｎ−１）はそれぞ
れ”０” で定義される。
他方、Ｘが奇数のときは、
ＣＯ〜ｃ （ｙＯ−１）はそれぞれ“０”ｃ （ｙＯ）
〜ｃ （ｙｌ）はそれぞれ“１”ｃ （ｙｌ＋１）〜ｃ
（ｙ２−１）はそれぞれ０′ ｃ （ｙ （ｘ−２） ＋１） 〜ｃ （ｙ （ｘ−１
）−１）はそれぞれ“Ｏｍ ｃ（ｙ（ｘ−１））〜ｃ（ｎ−１）はそれぞれ″１” で定義される。
〜ｃ （ｙｌ）はそれぞれ“１”ｃ （ｙｌ＋１）〜ｃ
（ｙ２−１）はそれぞれ０′ ｃ （ｙ （ｘ−２） ＋１） 〜ｃ （ｙ （ｘ−１
）−１）はそれぞれ“Ｏｍ ｃ（ｙ（ｘ−１））〜ｃ（ｎ−１）はそれぞれ″１” で定義される。
第５図は上記実施例の第２の変形例による構成を示すブ
ロック図である。この変形例回路ではパリティ補正回路
１２−１〜１２−ノそれぞれにｍ個の論理積回路（ＡＮ
Ｄゲート回路） １Ｇを設け、これらの論理積回路１６
で、パリティ補正回路１２で作成されたビットマスクパ
ターンの各ビットデータと、それぞれ対応する元の入力
データの反転データとの論理積データをとるようにした
ものである。
ロック図である。この変形例回路ではパリティ補正回路
１２−１〜１２−ノそれぞれにｍ個の論理積回路（ＡＮ
Ｄゲート回路） １Ｇを設け、これらの論理積回路１６
で、パリティ補正回路１２で作成されたビットマスクパ
ターンの各ビットデータと、それぞれ対応する元の入力
データの反転データとの論理積データをとるようにした
ものである。
このような構成のビットマスク生成回路に、第８図（ａ
）の入力データを供給することにより、第８図（ｆ）も
しくは第８図（ｇ）に示すようなビットマスクパターン
が得られる。
）の入力データを供給することにより、第８図（ｆ）も
しくは第８図（ｇ）に示すようなビットマスクパターン
が得られる。
ここで、第８図（ｆ）のパターンは、Ｘが偶数のとき、
ｃｏ−ｃ（ｙＯ）はそれぞれ“０”
ｃ（ｙＯ＋１）〜ｃ（ｙｌ−１）はそれぞれ１゛ｃ（ｙ
（ｘ−２））〜ｃ（ｙ（ｘ−１））はそれぞれ１” ｃ （ｙ （ｘ−１） ＋１） 〜ｃ （ｎ−１）はそ
れぞれ“０” で定義される。
（ｘ−２））〜ｃ（ｙ（ｘ−１））はそれぞれ１” ｃ （ｙ （ｘ−１） ＋１） 〜ｃ （ｎ−１）はそ
れぞれ“０” で定義される。
他方、Ｘが奇数のときは、
ＣＯ〜ｃ（ｙＯ）はそれぞれ“０＃
ｃ （ｙｏ＋１）〜ｃ （ｙｌ−１）はそれぞれ“１“
ｃ （ｙ （ｘ−２） ＋１）〜ｃ （ｙ （ｘ−１）
−１）はそれぞれ“０” ｃ （ｙ （ｘ−１） ） 〜ｃ （ｎ−１）はそれぞ
れ“１″ で定義される。
−１）はそれぞれ“０” ｃ （ｙ （ｘ−１） ） 〜ｃ （ｎ−１）はそれぞ
れ“１″ で定義される。
第６図は」二記実施例の第３の変形例による構成を示す
ブロック図である。この変形例回路では、上記第１図の
実施例回路に対し、最上位のパリティ補正回路１２−ノ
で作成されるパリティ出力ｐ。
ブロック図である。この変形例回路では、上記第１図の
実施例回路に対し、最上位のパリティ補正回路１２−ノ
で作成されるパリティ出力ｐ。
をラッチするラッチ回路１７と、パリティセレクタ１８
を追加するようにしたものである。そして、上記パリテ
ィセレクタ１８には上記ラッチ回路１７でラッチされる
パリティ、外部パリティ入力及び“０″パリテイが入力
され、パリティセレクタ１８はこれら３種のパリティの
中から１種を選択して最下位のパリティ補正回路１２−
１に供給する。
を追加するようにしたものである。そして、上記パリテ
ィセレクタ１８には上記ラッチ回路１７でラッチされる
パリティ、外部パリティ入力及び“０″パリテイが入力
され、パリティセレクタ１８はこれら３種のパリティの
中から１種を選択して最下位のパリティ補正回路１２−
１に供給する。
このような構成のビットマスク生成回路を使用すれば、
ｎビットよりも大きなマスクパターンを次のような手順
で生成することができる。
ｎビットよりも大きなマスクパターンを次のような手順
で生成することができる。
■ ｎビットよりも大きな入力データｂｏ〜ｂ（ｑ−１
）を１個のｎビットのブロックに分割する。
）を１個のｎビットのブロックに分割する。
■ パリティセレクタ１８で０”パリティを選択し、第
１のｎビットパターンを生成する。
１のｎビットパターンを生成する。
■ 第１のｎビットパターン生成時に、最上位のパリテ
ィ補正回路１２− ｊｌ’で作成されたパリティ出力ｐ
ｏをラッチ回路１７でラッチする。
ィ補正回路１２− ｊｌ’で作成されたパリティ出力ｐ
ｏをラッチ回路１７でラッチする。
■ ラッチ回路１７にラッチされたパリティをパリティ
セレクタ１８で選択し、第２のｎビットパターンを生成
する。
セレクタ１８で選択し、第２のｎビットパターンを生成
する。
以下、第ｒのマスクパターンを生成するまで、■と■を
繰返す。
繰返す。
第７図は上記実施例の第４の変形例による構成を示すブ
ロック図である。この変形例回路ではｎビットの入力デ
ータをノ個のｍビットのブロックに分割し、さらに各ブ
ロックを５個のｔビットのサブブロックに分割するよう
にしたものである。
ロック図である。この変形例回路ではｎビットの入力デ
ータをノ個のｍビットのブロックに分割し、さらに各ブ
ロックを５個のｔビットのサブブロックに分割するよう
にしたものである。
ここで、各サブブロックは前記第２図と同様の構成のサ
ブ部分マスク生成回路（図中のＡ’ ）２１−１〜２１
−８と、前記第３図と同様の構成のサブパリティ補正回
路（図中のＢ’）２２−１〜２２−８とから構成されて
いる。
ブ部分マスク生成回路（図中のＡ’ ）２１−１〜２１
−８と、前記第３図と同様の構成のサブパリティ補正回
路（図中のＢ’）２２−１〜２２−８とから構成されて
いる。
この変形例回路では、ｎビットのビットマスクを生成す
るために、最も遅いデータ経路でも、ＸＯＲＭ路を（ｉ
＋ｓ＋ｔ−１）個のみ通過する。
るために、最も遅いデータ経路でも、ＸＯＲＭ路を（ｉ
＋ｓ＋ｔ−１）個のみ通過する。
ここで、ＸＯＲ回路１個当りの遅延時間をτとし、例え
ばｎが４０９６ （１６ｘ１６ｘ１６）ビットである場
合に従来回路では遅延時間は４０９５τとなる。また第
１図の実施例回路で１，１−ｍ−６４に設定した場合の
遅延時間は１２７τとなる。これに対し、この変形例回
路における最大の遅延時間は（、／＋ｓ＋ｔ−１）τで
与えられ、ノーｓｍｔ−１６に設定した場合の遅延時間
は４７τとなり、生成速度は著しく向上する。
ばｎが４０９６ （１６ｘ１６ｘ１６）ビットである場
合に従来回路では遅延時間は４０９５τとなる。また第
１図の実施例回路で１，１−ｍ−６４に設定した場合の
遅延時間は１２７τとなる。これに対し、この変形例回
路における最大の遅延時間は（、／＋ｓ＋ｔ−１）τで
与えられ、ノーｓｍｔ−１６に設定した場合の遅延時間
は４７τとなり、生成速度は著しく向上する。
［発明の効果］
以上説明したようにこの発明によれば、入力データを段
数のブロックに分割し、分割された各ブロックに対応し
て部分マスクデータを作成する部分マスク生成回路とパ
リティを作成するパリティ補正回路とをそれぞれ設ける
ようにしたので、入力データの全てを排他的論理和回路
を通すことによってビットマスクを生成する従来の回路
の場合と比べ、入力データが排他的論理和回路を通過す
る回数が少なくなり、高速にビットマスクを生成するこ
とができる。
数のブロックに分割し、分割された各ブロックに対応し
て部分マスクデータを作成する部分マスク生成回路とパ
リティを作成するパリティ補正回路とをそれぞれ設ける
ようにしたので、入力データの全てを排他的論理和回路
を通すことによってビットマスクを生成する従来の回路
の場合と比べ、入力データが排他的論理和回路を通過す
る回数が少なくなり、高速にビットマスクを生成するこ
とができる。
さらに各パリティ補正回路に複数個の論理和回路もしく
は論理積回路を設けることにより、異なる規則に従った
ビットマスクを得ることができる。
は論理積回路を設けることにより、異なる規則に従った
ビットマスクを得ることができる。
また、パリティ補正回路で得られたパリティをラッチす
るラッチ回路と、パリティ選択回路とを設けることによ
り、ビット長の長い入力データをいくつかの領域に分け
、各領域を同一のビットマスク生成回路を繰返し使用す
ることによってビットマスクを生成することができる。
るラッチ回路と、パリティ選択回路とを設けることによ
り、ビット長の長い入力データをいくつかの領域に分け
、各領域を同一のビットマスク生成回路を繰返し使用す
ることによってビットマスクを生成することができる。
さらに、部分マスク生成回路を複数のサブブロックに分
割し、それぞれのサブブロックをサブ部分マスク生成回
路とサブパリティ補正回路とで構成することにより、よ
り高速にビットマスクを生成することができる。
割し、それぞれのサブブロックをサブ部分マスク生成回
路とサブパリティ補正回路とで構成することにより、よ
り高速にビットマスクを生成することができる。
第１図はこの発明の一実施例による構成を示すブロック
図、第２図及び第３図はそれぞれ上記実施例回路の一部
の具体的構成を示す回路図、第４図ないし第７図はそれ
ぞれ一■−記実施例の異なる変形例の構成を示すブロッ
ク図、第８図（ａ）ないし第８図（ｇ）はそれぞれ上記
各実施例回路、変形例回路及び従来回路を説明する際に
使用されるデータパターンを示す図、第９図は従来回路
の回路図である。 １１・・・部分マスク生成回路、１２・・・パリティ補
正回路、１３．１４・・・ＸＯＲ回路（排他的論理和回
路）、■５・・・論理和回路、１６・・・論理積回路、
１７・・・ラッチ回路、１８・・・パリティセレクタ、
２１・・・サブ部分マスク生成回路、２２・・・サブパ
リティ補正回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図
図、第２図及び第３図はそれぞれ上記実施例回路の一部
の具体的構成を示す回路図、第４図ないし第７図はそれ
ぞれ一■−記実施例の異なる変形例の構成を示すブロッ
ク図、第８図（ａ）ないし第８図（ｇ）はそれぞれ上記
各実施例回路、変形例回路及び従来回路を説明する際に
使用されるデータパターンを示す図、第９図は従来回路
の回路図である。 １１・・・部分マスク生成回路、１２・・・パリティ補
正回路、１３．１４・・・ＸＯＲ回路（排他的論理和回
路）、■５・・・論理和回路、１６・・・論理積回路、
１７・・・ラッチ回路、１８・・・パリティセレクタ、
２１・・・サブ部分マスク生成回路、２２・・・サブパ
リティ補正回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図
Claims (5)
- （１）複数ビットからなる入力データのうち論理“１”
となっているビット位置を境界と見なすマスクデータを
生成するビットマスク生成回路であつて、 上記入力データを複数のブロックに分割し、分割された
各ブロックに対応して部分マスクデータを作成する部分
マスク生成回路と、部分マスクデータをパリテイ入力に
応じて補正しかつパリテイ出力を作成するパリテイ補正
回路とをそれぞれ設け、 上記各部分マスク生成回路には複数個の第１の排他的論
理和回路を設け、これら各第１の排他的論理和回路の一
方入力として対応するブロックの各ビットデータを、他
方入力として最下位ビットの入力データもしくは下位の
第１の排他的論理和回路の出力をそれぞれ供給し、 上記各パリテイ補正回路には複数個の第２の排他的論理
和回路を設け、これら各第２の排他的論理和回路の一方
入力として対応するブロックの部分マスク生成回路で作
成される部分マスクデータのそれぞれを、他方入力とし
て下位ビットのパリテイ補正回路で作成されるパリテイ
を並列に供給し、各第２の排他的論理和回路の出力を対
応するブロックのマスクデータとして出力すると共に最
上位の第２の排他的論理和回路の出力をパリテイとして
出力するように構成したことを特徴とするビットマスク
生成回路。 - （２）前記各パリテイ補正回路には、各第２の排他的論
理和回路で作成されるマスクデータと、対応する部分マ
スク生成回路への入力データの各ビットデータとの論理
和データを得る複数個の論理和回路がさらに設けられて
いる請求項１記載のビットマスク生成回路。 - （３）前記各パリテイ補正回路には、各第２の排他的論
理和回路で作成されるマスクデータと、対応する部分マ
スク生成回路への入力データの各ビットデータの反転デ
ータとの論理積データを得る複数個の論理積回路がさら
に設けられている請求項１記載のビットマスク生成回路
。 - （４）前記パリテイ補正回路で得られたパリテイをラッ
チするラッチ回路と、このラッチ回路でラッチされたパ
リテイ、外部パリテイ入力、及び論理“０”のデータの
中から選択してパリテイとして出力するパリテイ選択回
路がさらに設けられている請求項１記載のビットマスク
生成回路。 - （５）前記部分マスク生成回路がさらに複数のサブブロ
ックに分割され、それぞれのサブブロックがサブ部分マ
スク生成回路とサブパリテイ補正回路とから構成されて
いることを特徴とする請求項１記載のビットマスク生成
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020316A JPH0682395B2 (ja) | 1988-01-30 | 1988-01-30 | ビットマスク生成回路 |
| US07/301,675 US5018147A (en) | 1988-01-30 | 1989-01-26 | Bit mask generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020316A JPH0682395B2 (ja) | 1988-01-30 | 1988-01-30 | ビットマスク生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01196676A true JPH01196676A (ja) | 1989-08-08 |
| JPH0682395B2 JPH0682395B2 (ja) | 1994-10-19 |
Family
ID=12023727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020316A Expired - Fee Related JPH0682395B2 (ja) | 1988-01-30 | 1988-01-30 | ビットマスク生成回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5018147A (ja) |
| JP (1) | JPH0682395B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU768477B2 (en) * | 2000-05-19 | 2003-12-11 | Matsushita Electric Industrial Co., Ltd. | Data recording medium and reproducing apparatus thereof |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0486961A (ja) * | 1990-07-31 | 1992-03-19 | Toshiba Corp | 塗りつぶしパターン発生装置および発生方法 |
| US5768295A (en) * | 1995-03-10 | 1998-06-16 | Nec Corporation | System for parity calculation based on arithemtic difference between data |
| US10185731B2 (en) * | 2016-03-31 | 2019-01-22 | Arm Limited | Indexing entries of a storage structure shared between multiple threads |
| US10819736B2 (en) | 2017-11-29 | 2020-10-27 | Arm Limited | Encoding of input to branch prediction circuitry |
| US11126714B2 (en) | 2017-11-29 | 2021-09-21 | Arm Limited | Encoding of input to storage circuitry |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4556978A (en) * | 1983-07-20 | 1985-12-03 | Sperry Corporation | Error checked high speed shift matrix |
| US4903219A (en) * | 1988-01-27 | 1990-02-20 | Sun Electric Corp. | Method of identifying flag bits |
-
1988
- 1988-01-30 JP JP63020316A patent/JPH0682395B2/ja not_active Expired - Fee Related
-
1989
- 1989-01-26 US US07/301,675 patent/US5018147A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU768477B2 (en) * | 2000-05-19 | 2003-12-11 | Matsushita Electric Industrial Co., Ltd. | Data recording medium and reproducing apparatus thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US5018147A (en) | 1991-05-21 |
| JPH0682395B2 (ja) | 1994-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |