JPH01192156A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01192156A JPH01192156A JP1665088A JP1665088A JPH01192156A JP H01192156 A JPH01192156 A JP H01192156A JP 1665088 A JP1665088 A JP 1665088A JP 1665088 A JP1665088 A JP 1665088A JP H01192156 A JPH01192156 A JP H01192156A
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- snubber circuit
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- terminals
- resistor
- capacitor
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 239000003990 capacitor Substances 0.000 abstract description 24
- 238000005476 soldering Methods 0.000 description 4
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、トランジスタ、ダイオード、サイリスクなど
の半導体チップを樹脂等の絶縁ケース内に収納した半導
体装置に関する。
の半導体チップを樹脂等の絶縁ケース内に収納した半導
体装置に関する。
一般に、ウェハに１個あるいは複数個のトランジスタ、
ダイオード、サイリスタなどの素子が形成されてなる半
導体チップを絶縁ケース内に収納した半導体装置は、た
とえば第８図に示すように構成されている。同図におい
て、（１）は鉄又は銅等からなる基板（２）上に載置さ
れた半導体チップを収納したエポキシ樹脂等からなるモ
ールド型絶縁ケース、（３）はケース（１）の上面に突
出して設けられ前記半導体チップの電極に内部配線され
た複数個の外部接続用端子部であり、各端子部（３）の
上面には図外の主回路の接続リードの接続固定用ビスの
螺合孔（４）がそれぞれ形成されている。
ダイオード、サイリスタなどの素子が形成されてなる半
導体チップを絶縁ケース内に収納した半導体装置は、た
とえば第８図に示すように構成されている。同図におい
て、（１）は鉄又は銅等からなる基板（２）上に載置さ
れた半導体チップを収納したエポキシ樹脂等からなるモ
ールド型絶縁ケース、（３）はケース（１）の上面に突
出して設けられ前記半導体チップの電極に内部配線され
た複数個の外部接続用端子部であり、各端子部（３）の
上面には図外の主回路の接続リードの接続固定用ビスの
螺合孔（４）がそれぞれ形成されている。
（５） 、 （６）はスナバ回路用のコンデンサ及び抵
抗であり、接続具（７）によシ一方のリードがそれぞれ
接続されて電気的に直列接続され、他方のリードにそれ
ぞれ圧着端子（８）が設けられ、図外の主回路の複数の
接続リードを各端子部（３）Ｋ接続する際に、前記主回
路の各接続リードの先端に設けられた圧着端子に前記し
た各圧着端子（８）が重合され、重合された各圧着端子
にねじが挿通されて各螺合孔（４）にそれぞれ螺合され
、コンデンサ（５）、抵抗（６）からなるスナバ回路が
端子部（３）を介して半導体チップに接続されるととも
に、前記主回路が端子部（３）を介して半導体チップに
接続される。
抗であり、接続具（７）によシ一方のリードがそれぞれ
接続されて電気的に直列接続され、他方のリードにそれ
ぞれ圧着端子（８）が設けられ、図外の主回路の複数の
接続リードを各端子部（３）Ｋ接続する際に、前記主回
路の各接続リードの先端に設けられた圧着端子に前記し
た各圧着端子（８）が重合され、重合された各圧着端子
にねじが挿通されて各螺合孔（４）にそれぞれ螺合され
、コンデンサ（５）、抵抗（６）からなるスナバ回路が
端子部（３）を介して半導体チップに接続されるととも
に、前記主回路が端子部（３）を介して半導体チップに
接続される。
ところが、前記したように、圧着端子（８）と、前記主
回路の接続リードの先端の圧着端子とを一括してねじに
よシ端子部（３）に接続固定する際に、コンデンサ（５
）や抵抗（６）のリードに過大な力が加わシ、コンデン
サ（５）、抵抗（６）を破損し易いという不都合がある
。
回路の接続リードの先端の圧着端子とを一括してねじに
よシ端子部（３）に接続固定する際に、コンデンサ（５
）や抵抗（６）のリードに過大な力が加わシ、コンデン
サ（５）、抵抗（６）を破損し易いという不都合がある
。
さらに、コンデンサ（５）と抵抗（６）とを予め接続具
（７）によシ接続しておく必要があり、しかもコンデン
サ（５）及び抵抗（６）に圧着端子（８）を装着してお
かなければならず、コンデンサ（５）、抵抗（６）のス
ナバ回路の実際の接続作業の準備作業が多くなり１手間
がかかるという問題点がある。
（７）によシ接続しておく必要があり、しかもコンデン
サ（５）及び抵抗（６）に圧着端子（８）を装着してお
かなければならず、コンデンサ（５）、抵抗（６）のス
ナバ回路の実際の接続作業の準備作業が多くなり１手間
がかかるという問題点がある。
また、コンデンサ（５）及び抵抗（６）は、各圧着端子
（８）の接続固定用のねじを騨合する際に邪魔にならな
いよう、通常端子部（３）の真上から外側へ張り出して
取シ付けられるため、コンデンサ（５）、抵抗（６）の
リードをあまり短くすることができず、インダクタンス
分が大きくなってスナバ特性が設計値からばらつくこと
があシ、しかもスナバ回路の張シ出しスペースを端子部
（３）の外側に確保しなければならない。
（８）の接続固定用のねじを騨合する際に邪魔にならな
いよう、通常端子部（３）の真上から外側へ張り出して
取シ付けられるため、コンデンサ（５）、抵抗（６）の
リードをあまり短くすることができず、インダクタンス
分が大きくなってスナバ特性が設計値からばらつくこと
があシ、しかもスナバ回路の張シ出しスペースを端子部
（３）の外側に確保しなければならない。
そこで、本発明では、スナバ回路素子が複数であっても
、従来のような圧着端子の装着などの準備作業を必要と
することなく、各素子を個別に接続できるようにし、ス
ナバ回路の接続作業の容易化を図り、しかもスナバ回路
素子の接続の際にスナバ回路素子が過大な力により破損
することを防止し、素子のリードを可能な限り短くでき
るようにしてスナバ特性のばらつきをなくし、従来のよ
うなスナバ回路の張シ出しスペースの確保を不要にする
ことを目的とする。
、従来のような圧着端子の装着などの準備作業を必要と
することなく、各素子を個別に接続できるようにし、ス
ナバ回路の接続作業の容易化を図り、しかもスナバ回路
素子の接続の際にスナバ回路素子が過大な力により破損
することを防止し、素子のリードを可能な限り短くでき
るようにしてスナバ特性のばらつきをなくし、従来のよ
うなスナバ回路の張シ出しスペースの確保を不要にする
ことを目的とする。
つぎに、上記目的を達成するための手段を、実施例に対
応する第１図を用いて説明する。
応する第１図を用いて説明する。
すなわち、第１図に示すように、本発明では、トランジ
スタＱＯなどの半導体チップを収容した絶縁ケース（１
）と、前記ケース（１）に設けられた前記半導体チップ
の外部接続用端子部（９）と、前記ケース（１）の上面
に前記端子部（９）とは別位置に設けられ前記半導体チ
ップに接続されたスナバ回路素子としてのコンデンサ（
５ン、抵抗（６）の接続専用端子（１２ａ）〜（１２ｄ
）とを備えるという技術的手段を講じている。
スタＱＯなどの半導体チップを収容した絶縁ケース（１
）と、前記ケース（１）に設けられた前記半導体チップ
の外部接続用端子部（９）と、前記ケース（１）の上面
に前記端子部（９）とは別位置に設けられ前記半導体チ
ップに接続されたスナバ回路素子としてのコンデンサ（
５ン、抵抗（６）の接続専用端子（１２ａ）〜（１２ｄ
）とを備えるという技術的手段を講じている。
したがって、本発明によると、絶縁ケース（１）の上面
に外部接続用端子部（９）とは別位置にスナバ回路素子
の接続専用端子（１２ａ）〜（１２ｄ）を設けたため、
従来のようなこれらの素子の接続や圧着端子の装着など
の準備作業を必要とすることなく、各−素子を個別に端
子（１２ａ）〜（１２ｄ）に半田付は等により接続する
ことにより、スナバ回路（２）の接続が行なえ、スナバ
回路（６）の接続作業が容易になシ。
に外部接続用端子部（９）とは別位置にスナバ回路素子
の接続専用端子（１２ａ）〜（１２ｄ）を設けたため、
従来のようなこれらの素子の接続や圧着端子の装着など
の準備作業を必要とすることなく、各−素子を個別に端
子（１２ａ）〜（１２ｄ）に半田付は等により接続する
ことにより、スナバ回路（２）の接続が行なえ、スナバ
回路（６）の接続作業が容易になシ。
しかもコンデンサ（５）や抵抗（６）の取り換えが容易
である。
である。
さらに、スナバ回路（至）用のコンデンサ（５）、抵抗
（６）の接続の際に、従来の如く主回路の接続リードと
のねじによる共締めを行なう場合のように、コンデンサ
（５）、抵抗（６）に過大な力が加わることがなく、こ
れらの素子の破損が防止される。
（６）の接続の際に、従来の如く主回路の接続リードと
のねじによる共締めを行なう場合のように、コンデンサ
（５）、抵抗（６）に過大な力が加わることがなく、こ
れらの素子の破損が防止される。
また、スナバ回路（至）を従来のように端子部（９）の
外側へ張り出す必要がないため、スナバ回路（至）用の
コンデンサ（５）、抵抗（６）のリードをできる限り短
くしてスナバ特性のばらつきをなくすことが可能になシ
、しかもスナバ回路的の張り出しスペースが不要になる
。
外側へ張り出す必要がないため、スナバ回路（至）用の
コンデンサ（５）、抵抗（６）のリードをできる限り短
くしてスナバ特性のばらつきをなくすことが可能になシ
、しかもスナバ回路的の張り出しスペースが不要になる
。
つぎに、本考案を、その１実施例を示した第璽図および
第２図とともに詳細に説明する。
第２図とともに詳細に説明する。
それらの図面において、第８図と同一記号は同一もしく
は相当するものを示し、（９）は絶縁ケース（１）の上
面に突出して設けられたケース（１）の幅より狭幅の８
個の外部接続用端子部であシ、第２図に示すようなケー
ス（１）に収容された半導体チップのトランジスタαＱ
のコレクタ、ベース、エミッタにそれぞれ接続され、各
端子部（９）の上面には、図外の主回路の接続リードの
接続固定用ビスの螺合孔αυがそれぞれ形成されている
。
は相当するものを示し、（９）は絶縁ケース（１）の上
面に突出して設けられたケース（１）の幅より狭幅の８
個の外部接続用端子部であシ、第２図に示すようなケー
ス（１）に収容された半導体チップのトランジスタαＱ
のコレクタ、ベース、エミッタにそれぞれ接続され、各
端子部（９）の上面には、図外の主回路の接続リードの
接続固定用ビスの螺合孔αυがそれぞれ形成されている
。
（１２ａ） 〜（１２ｄ）はケース（１）の上面に各端
子部（９）とは別位置に設けられたコンデンサ（５）、
抵抗（６）からなるスナバ回路（至）の４個の接続専用
端子であシ、第２図に示すように、端子（１２ａ）、（
１２ｄ）がケース（１）内においてトランジスタαＱの
コレクタ、エミッタにそれぞれ接続され、端子（１２ｂ
）、（１２Ｃ）がケース（１）内において互いに接続さ
れている。
子部（９）とは別位置に設けられたコンデンサ（５）、
抵抗（６）からなるスナバ回路（至）の４個の接続専用
端子であシ、第２図に示すように、端子（１２ａ）、（
１２ｄ）がケース（１）内においてトランジスタαＱの
コレクタ、エミッタにそれぞれ接続され、端子（１２ｂ
）、（１２Ｃ）がケース（１）内において互いに接続さ
れている。
いま、端子（１２ａ）、（１２ｂ）にたとえばスナバ回
路時用のコンデンサ（５）のリードを半田付けにより接
続し、端子（１２Ｃ）、（１２ｄ）にスナバ回路（至）
用の抵抗（６）のリードを半田付けによシ接続すること
により。
路時用のコンデンサ（５）のリードを半田付けにより接
続し、端子（１２Ｃ）、（１２ｄ）にスナバ回路（至）
用の抵抗（６）のリードを半田付けによシ接続すること
により。
スナバ回路α場が、第２図に示すように、トランジスタ
αＱのコレクタ、エミッタに並列に接続される。
αＱのコレクタ、エミッタに並列に接続される。
そして、前記主回路の接続リードの接続固定は、従来と
同様に、前記接続リードの先端の圧着端子にねじが挿通
され、螺合孔Ｑυに蝉合されて行なわれる。
同様に、前記接続リードの先端の圧着端子にねじが挿通
され、螺合孔Ｑυに蝉合されて行なわれる。
したがって、スナバ回路α］の接続は、従来のように前
記主回路の接続リードと一括したねじによる共締めによ
り行なわれるのではなく、スナバ回路０３の接続は前記
主回路の接続と切り離して行なわれる。
記主回路の接続リードと一括したねじによる共締めによ
り行なわれるのではなく、スナバ回路０３の接続は前記
主回路の接続と切り離して行なわれる。
このように、絶縁ケース（１）の上面に外部接続用端子
部（９）とは別位置にスナバ回路Ｑ３用のコンデンサ（
５）、抵抗（６）の接続専用端子（１２８）〜（１２ｄ
）を設けたため、従来のような各素子の接続や圧着端子
の装着などの準備作業を必要とすることなく、各素子を
個別に端子（１２ａ）〜（１２ｄ）に半田付は等により
接続することによシ、スナバ回路（至）の接続が行なえ
、スナバ回路（至）の接続作業が非常に容易になるとと
もに、コンデンサ（５）や抵抗（６）の取り換え全従来
に比べて極めて容易に行なえる。
部（９）とは別位置にスナバ回路Ｑ３用のコンデンサ（
５）、抵抗（６）の接続専用端子（１２８）〜（１２ｄ
）を設けたため、従来のような各素子の接続や圧着端子
の装着などの準備作業を必要とすることなく、各素子を
個別に端子（１２ａ）〜（１２ｄ）に半田付は等により
接続することによシ、スナバ回路（至）の接続が行なえ
、スナバ回路（至）の接続作業が非常に容易になるとと
もに、コンデンサ（５）や抵抗（６）の取り換え全従来
に比べて極めて容易に行なえる。
さらに、スナバ回路Ｑ３用のコンデンサ（５）、抵抗（
６）の接続の際に、従来の如く主回路の接続リードとの
ねじによる共締めを行なう場合のように、コンデンサ（
５）、抵抗（６）に過大な力が加わることがなく、これ
らの素子の破損が防止される。
６）の接続の際に、従来の如く主回路の接続リードとの
ねじによる共締めを行なう場合のように、コンデンサ（
５）、抵抗（６）に過大な力が加わることがなく、これ
らの素子の破損が防止される。
また、スナバ回路（至）を従来のように端子部（９）の
外側へ張り出す必要がないため、スナバ回路（至）用の
コンデンサ（６）、抵抗（６）のリードをできる限り短
くしてスナバ特性のばらつきをなくすことが可能になり
、シかもスナバ回路Ｑ３の張り出しスペースが不要にな
る。
外側へ張り出す必要がないため、スナバ回路（至）用の
コンデンサ（６）、抵抗（６）のリードをできる限り短
くしてスナバ特性のばらつきをなくすことが可能になり
、シかもスナバ回路Ｑ３の張り出しスペースが不要にな
る。
なお、スナバ回路素子の接続専用端子は８個であっても
よく、これらをケース（１）の上面以外に設けてもよい
。
よく、これらをケース（１）の上面以外に設けてもよい
。
本発明は、以上説明したように構成されているので、以
下に記載するような効果を奏する。
下に記載するような効果を奏する。
まず、従来のような圧着端子の装着などの準備作業を必
要とすることなく、各スナバ回路素子を個別に接続する
ことができ、スナバ回路の接続作業を非常に容易に行な
うことができるとともに。
要とすることなく、各スナバ回路素子を個別に接続する
ことができ、スナバ回路の接続作業を非常に容易に行な
うことができるとともに。
スナバ回路素子の取シ換えも極めて容易に行なうことが
できる。
できる。
さらに、各スナバ回路素子の接続の際に、従来の如くス
ナバ回路素子が過大な力により破損することを防止でき
る。
ナバ回路素子が過大な力により破損することを防止でき
る。
また、各スナバ回路素子のリードを可能な限り短くでき
、スナバ特性のばらつきをなくし、従来のようなスナバ
回路の張り出しスペースを確保する必要がなくなる。
、スナバ特性のばらつきをなくし、従来のようなスナバ
回路の張り出しスペースを確保する必要がなくなる。
第１図および第２図は本発明の半導体装置の１実施例を
示し、第１図は外観斜視図、第２図は回路結線図、第３
図は従来例の外観斜視図である。 （１）・・・絶縁ケース、（５）・・・コンデンサ、（
６）・・・抵抗。 （９）・・・端子部、（１２ａ）〜（１２ｄ）・・・端
子、（至）・・・スナバ回路。 第１図
示し、第１図は外観斜視図、第２図は回路結線図、第３
図は従来例の外観斜視図である。 （１）・・・絶縁ケース、（５）・・・コンデンサ、（
６）・・・抵抗。 （９）・・・端子部、（１２ａ）〜（１２ｄ）・・・端
子、（至）・・・スナバ回路。 第１図
Claims (1)
- （１）トランジスタ、ダイオード、サイリスタなどの半
導体チップを収容した絶縁ケースと、 前記ケースに設けられた前記半導体チップの外部接続用
端子部と、 前記ケースに前記端子部とは別位置に設けられ前記半導
体チップに接続されたスナバ回路素子の接続専用端子と を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1665088A JPH01192156A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1665088A JPH01192156A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01192156A true JPH01192156A (ja) | 1989-08-02 |
Family
ID=11922222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1665088A Pending JPH01192156A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01192156A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012129309A (ja) * | 2010-12-14 | 2012-07-05 | Denso Corp | スイッチングモジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172759A (ja) * | 1983-03-22 | 1984-09-29 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタモジユ−ル |
-
1988
- 1988-01-27 JP JP1665088A patent/JPH01192156A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172759A (ja) * | 1983-03-22 | 1984-09-29 | Mitsubishi Electric Corp | ゲ−トタ−ンオフサイリスタモジユ−ル |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012129309A (ja) * | 2010-12-14 | 2012-07-05 | Denso Corp | スイッチングモジュール |
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