JPH01181415A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体装置の製造方法に係わり、特に配線層
のコンタクトホール形成工程の改良をはかった半導体装
置の製造方法に関する。

（従来の技術） 従来の一般的なダイナミックＲＡＭ（ｄＲＡＭ）につい
て、ビット線コンタクト部を中心に４ビット分を示すと
第２図（ａ）〜（ｅ）のようになる。ここで、（ａ）は
平面図、（ｂ）は（ａ）の矢視Ａ−Ａ’断面図、（Ｃ）
は（ａ＞の矢視Ｂ−Ｂ’断面図である。

ｐ型Ｓｉ基板２１上に、素子形成領域を囲むように素子
分離絶縁膜２２が形成されている。素子形成領域には、
キャパシタ絶縁膜２３を介してキャパシタ電極２４が形
成され、またゲート絶縁膜２５を介してゲート電極２６
が形成されている。

キャパシタ領域には、予めｎ−拡散層２７′が形成され
ている。そして、ゲート電極２６をマスクとして不純物
をイオン注入することにより、ソース・ドレインとなる
ｎ−型拡散層２７が形成されている。

素子形成された基板上には、層間絶縁膜２８が表面が略
平坦になるように堆積され、これにコンタクトホール２
９を開けて多結晶Ｓｉ膜３０が堆積される。この多結晶
Ｓｉ膜３０中にイオン注入等に′よりｎ型不純物をドー
ピングし、熱工程によりｐ型Ｓｉ基板２１中に拡散させ
ることにより、ｎ中型拡散層３１を形成し、ｐ型Ｓｉ基
板２１とのコンタクトをとっている。また、多結晶Ｓｉ
膜３０上にシリサイド膜３２を堆積しバターニングする
ことにより、ビット線３３を形成している。

このとき、ｎ＋型型数散層３１形成するための熱工程は
シリサイド膜３２を堆積した以降でもよい。

このような構成において、ｐ型Ｓｉ基板２１との良好な
コンタクトを形成するためには、前述したようにコンタ
クトホール底面にｎ中型拡散層３１を形成する必要があ
る。第２図（ｂＸｃ）に示すように多結晶Ｓｉ膜３０か
らの拡散でｎ＋型型数散層３１形成すると、ｎ＋型型数
散層３１ｐ型Ｓｔ基板２１中への延びを比較的小さく抑
えられるため、周辺素子との寸法余裕が大きくなり高集
積化にとって有利となる。即ち、ｎ中型拡散層３１の延
びを必要最小限にすることが重要であり、従来工程でも
これを満足するものと考えられていた。

ところが、従来は表面平坦化を容易とするために、層間
絶縁膜２８としてＢＰＳＧやＰＳＧといった高濃度に不
純物を含有した膜を用いている。

このため、膜中の不純物が熱工程を通ることによりｐ型
Ｓｉ基板２１巾へ拡散して行き、素子特性に悪影響を与
える問題が生じる。特に、コンタクトホール中に堆積し
た多結晶Ｓｉ膜３０を通してＰ（リン）等のｎ型不純物
が拡散して行くことにより、ｎ”）Ｊ１拡散層３１を実
質的に延ばしてしまい、そのため周辺素子に悪影響を与
える問題がある（第１の問題点）。

また、シリサイド膜３２はスパッタ蒸着法等により堆積
させるのが通常であるが、この方法によるとコンタクト
ホール２９の側壁及び底面におけるシリサイド膜３２の
膜厚がコンタクトホール以外の領域に比べ著しく薄くな
ってしまう。このため、コンタクト抵抗が高くなったり
、ビット線３３の抵抗が高くなったりするという問題が
ある（第２の問題点）。

また、コンタクトホール２９は従来、異方性エツチング
により開口するが、このときコンタクトホール内のｐ型
Ｓｉ基板２１表面にダメージ層ができるため、このダメ
ージ層をとるための処理を必要とする。このダメージ層
の除去処理によってコンタクトホール側面もエツチング
を受けるため、コンタクトホールが広がり、ビット線３
３とゲート電極２６との短絡が起き易くなる問題がある
。

これは、処理によるコンタクトホール側壁部の絶縁膜の
質が不良化するために起こる場合もある（第３の問題点
）。

このような問題は、ｄＲＡＭに限らず、他の全ての高集
積化半導体装置に共通して見られるものである。また、
前記第１の問題点は、多結晶Ｓｉ膜３０からの拡散によ
りｎ中型拡散層３１を形成する以外にも、コンタクトの
ｎ十型拡散層の延びを抑えた半導体装置に共通に見られ
る。第２の問題点についても、多結晶Ｓｉ膜３０を形成
しないＡノ配線のような場合にも、共通に見られる。第
３の問題点についても、コンタクトホール形成−般に共
通に見られるものである。

（発明が解決しようとする課８） このように従来の半導体装置では、特にコンタクトホー
ル部における層間絶縁膜からの不純物の拡散により、基
板中に拡散層が延びて近接素子へ悪影響を及ぼす問題が
あり、これが半導体素子の微細化及び集積化を妨げる大
きな要因となっていた。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、コンタクトホール部における層間絶
縁膜からの不純物の拡散防止することができ、微細化及
び高集積化に適した半導体装置の製造方法を提供するこ
とにある。

［発明の構成コ （課題を解決するための手段） 本発明の骨子は、コンタクトホールにおける不純物含有
層間絶縁膜からの不純物の拡散を防止するために、コン
タクトホールの側壁に露出する層間絶縁膜の表面を不純
物を含まない保護絶縁膜で被覆することにある。

即ち本発明は、半導体装置の製造方法において、所望の
素子が形成された半導体基板上に不純物を含んだ層間絶
縁膜を形成したのち、この層間絶縁膜を選択エツチング
してコンタクトホールを形成し、次いで全面に不純物を
含まない保護絶縁膜を形成し、次いでコンタクトホール
底面が露出するまで保護絶縁膜を異方性エツチングによ
り全面エツチングし、少なくともコンタクトホールの側
壁に該保護絶縁膜を残置させ、しかるのち所望の配線層
を形成するようにした方法である。

（作　用） 本発明によれば、不純物を含んだ層間絶縁膜の側壁を不
純物を含まない保護絶縁膜で覆うことになり、コンタク
トホール部で層間絶縁膜から素子領域に不純物が拡散し
ていくと云う問題を防ぐことができる。従って、コンタ
クトホールに近接する素子に悪影響を及ぼすことがなく
なり、素子の微細化及び高集積化をはかることが可能と
なる。

また、保護絶縁膜はコンタクトホールの底に行くほど厚
くなるように残るため、コンタクトホールに開口側に広
がったテーバがつくことになる。

従って、コンタクトホールへ埋込む配線材料がコンタク
トホール内に堆積し易くなり、コンタクトホール内での
膜厚が厚くなり、コンタクト抵抗や配線抵抗を小さくす
ることができる。さらに、保護絶縁膜として耐エツチン
グ性の強い材料をコンタクトホール側壁に残すことによ
り、コンタクトホールに埋込んだ配線材料と近接素子と
の間の層間絶縁膜がエツチングされることがないため、
層間絶縁膜を通した短絡不良を未然に防止することがで
きる。また、リソグラフィ技術により律速しでいるコン
タクトホールのサイズをこの技術により更に小さくする
ことが可能となる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例方法に係わる半導体装置の製
造方法を示す断面図であり、ｄＲＡＭに適用した例であ
る。

まず、第１図（ａ）に示す如く、通常の工程に従ってｐ
型Ｓｉ基板１の素子分離絶縁膜２で囲まれた領域にキャ
パシタ絶縁膜３を介してキャパシタ電極４を形成（、さ
らにゲート絶縁膜５を介してゲート電極６を形成する。

ここで、キャパシタ領域には、♀めｎ−型拡散層７を形
成しておく。また、ゲート電極６をマスクとして不純物
をイオン注入し、ソース・ドレインとなるｎ′−型拡散
層７′を形成する。

次いで、第１図（ｂ）に示す如く、全面に表面を平坦化
するように不純物を含んだ層間絶縁膜８を堆積する。層
間絶縁膜８は、例えばＣＶＤ−５ｉ０２膜とＢＰＳＧ膜
の複合膜とし、その表面が略平坦になるようにする。続
いて、層間絶縁膜８上に第１の保護絶縁膜９を堆積する
。この保護絶縁膜９は、例えばＣＶＤ−３ＬＯ２膜ヤＳ
　ｉ　Ｎ膜であり、不純物を含まないものであ、る。

次いで、第１図（Ｃ）に示す如く、反応性イオンエツチ
ング等によりコンタクトホール１０を開口したのち、全
面に第２の保護絶縁膜１１を堆積する。この保護絶縁膜
１１は、例えば５００Å以上の膜厚のＣＶＤ−８ｉ０２
膜や５０Å以上の膜厚のＳｉＮ膜であり、不純物を含ま
ないものである。

次いで、第１図（ｄ）に示す如く、コンタクトホール底
面の保護絶縁膜１１を十分エツチングする時間で保護絶
縁膜１１をエツチングすることにより、保護絶縁膜、１
１が層間絶縁膜８を取巻くように残ることになる。この
とき、コンタクトホール側壁の残留絶縁膜１２（保護絶
縁膜１１）はコンタクトホール底部に行くに従って膜厚
が厚くなるため、図のようにテーバがつく。また、層間
絶縁膜８の上面を覆う残留絶縁膜１２は保護絶縁膜９が
主体であるが、保護絶縁膜１１が薄く残っていても同等
差支えない。

次いで、第１図（ｅ）に示す如く、配線材料として多結
晶Ｓｉ膜１３及びシリサイド膜１４を堆積する。多結晶
Ｓｉ膜１３中には、例えばイオン注入によりｎ型不純物
をドーピングしておき、熱工程により拡散させ、ｎ＋型
型数散層１５形成する。

その後、多結晶Ｓ　ｉ　Ｈ１３とシリサイド膜１４の複
合膜をバターニングすることにより、ビット線を形成す
る。

かくして本実施例方法によれば、不純物を含んだ層間絶
縁膜８が不純物を含まない保護絶縁膜９゜１１で覆われ
るため、これがストッパとなり不純物が層間絶縁膜８の
外へ拡散して行くことがない。

このため、周辺素子への影響は完全に抑えることができ
る。従って、例えばコンタクトホールと他の素子領域と
の間の素子分離特性が向上するため、デザインルールを
縮小でき集積化が可能となる。

ここで、層間絶縁膜８から多結晶Ｓｉ膜１３を介しての
Ｓｔ基板１中への不純物拡散は、コンタクトホ−ル側壁
に残る保護絶縁膜１１で大略防止されるが、層間絶縁膜
８上に保護絶縁膜９を形成すればより確実に防止される
ことになる。

また、層間絶縁膜８を覆っている保護絶縁膜９゜１１に
よりコンタクトホール側壁がテーバを持つようになるた
め、コンタクトホール内に埋込む配線材料をより容易に
埋込むことができる。従って、コンタクト抵抗や配線抵
抗を十分低くすることができる。また、層間絶縁膜８を
覆っている保護絶縁膜９，１１がストッパとなるため、
コンタクトホール１０を開口してから配線材料を埋込む
までの種々の処理に対し、層間絶縁膜８がエツチングさ
れることを防止できる。このため、層間絶縁膜８の薄膜
化や膜質の劣化を防ぐことができ、配線材料と他の素子
との短絡を確実に防止することができる。

なお、本発明は上述した実施例方法に限定されるもので
はない。例えば、前記第１の保護絶縁膜は、層間絶縁膜
と配線材料との接触を防止するために設けたものであり
、前記第２の保護絶縁膜のみで層間絶縁膜からＳｉ基板
への不純物拡散を十分に防止できるならば、除去しても
よい。この場合にも、第２の保護絶縁膜の膜厚がコンタ
クトホール内よりも層間絶縁膜表面の方が厚く形成され
ることを利用し、エッチバックの際に層間絶縁膜の表面
に第２の保護絶縁膜を薄く残すことにより、第１の保護
絶縁膜を用いたのと同様の効果を得ることが可能である
。

また、層間絶縁膜はＣＶＤ−５ｉ０２膜とＢＰＳＧ膜と
の２層構造に限定されるものではなく、１層構造であっ
てもよい。但し、表面平坦化を容易に可能とするために
は、ＰＳＧ、ＢＰＳＧ。

その他の不純物含有絶縁膜を用いる必要が′ある。

さらに、保護絶縁膜としては、ＣＶＤ−８ｉ０２膜に限
らず、不純物を含まない絶縁膜であればよい。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施す
ることができる。

また本発明は、特許請求の範囲に記載の工程で十分な効
果が得られるが、上記に説明したようにより望ましくは
、「所望の素子が形成された半導体基板上に不純物を含
んだ層間絶縁膜を形成する工程と、層間絶縁膜上に第１
の保護絶縁膜を形成する工程と、第１の保護絶縁膜及び
層間絶縁膜を選択エツチングしてコンタクトホールを形
成する工程と、次いで全面に不純物を含まない第２の保
護絶縁膜を形成する工程と、次いでコンタクトホール底
面が露出するまで前記第２の保護絶縁膜を異方性エツチ
ングにより全面エツチングし、少なくとも前記コンタク
トホールの側壁に第２の保護絶縁膜を残置させる工程と
、次いで所望の配線層を形成する工程」とを含むように
すればよい。

〔発明の効果コ 以上詳述したように本発明によれば、不純物を含む層間
絶縁膜に形成したコンタクトホールの側壁に不純物を含
まない保護絶縁膜を形成することができ、層間絶縁膜か
ら基板中に異常な拡散が伸びるのを未然に防止すること
ができる。従って、コンタクトホール部における近接素
子に悪影響を及ぼすこともなく、各種半導体装置の素子
の微細化、高集積化、更には高性能化及び高信頼性化を
はかることができる。

【図面の簡単な説明】

第１図は本発明の一実施例方法に係わるｄＲＡＭ製造工
程を示す断面図、第２図は従来のｄＲＡＭのセル構造を
示す図である。 １・・・ｐ型Ｓｉ基板、２・・・素子分離絶縁膜、３・
・・キャパシタ絶縁膜、４・・・キャパシタ電極、５・
・・デー４絶縁膜、６・・・ゲート電極、７・・・ｎ−
型拡散層、７′・・・ｎ−型拡散層、８・・・層間絶縁
膜、９・・・第１の保護絶縁膜、１０・・・コンタクト
ホール、１１・・・第２の保護絶縁膜、１２・・・残留
絶縁膜、１３・・・多結晶Ｓｉ膜、１４・・・シリサイ
ド膜、１５・・・ｎ十数散層。 出願人代理人　弁理士　鈴江武彦 第１図（１） 第２図 第１図（２）

Claims (1)

【特許請求の範囲】
1. 所望の素子が形成された半導体基板上に不純物を含んだ
   層間絶縁膜を形成する工程と、前記層間絶縁膜を選択エ
   ッチングしてコンタクトホールを形成する工程と、次い
   で全面に不純物を含まない保護絶縁膜を形成する工程と
   、次いでコンタクトホール底面が露出するまで前記保護
   絶縁膜を異方性エッチングにより全面エッチングし、少
   なくとも前記コンタクトホールの側壁に該保護絶縁膜を
   残置させる工程と、次いで所望の配線層を形成する工程
   とを含むことを特徴とする半導体装置の製造方法。