JPH01179452A - Heterojunction semiconductor device and manufacture thereof - Google Patents
Heterojunction semiconductor device and manufacture thereofInfo
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Landscapes
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体デバイス及びその製造方法に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device and a method for manufacturing the same.
高速のスイッチング動作が可能なバイポーラトランジス
タにおいてはエミッタ効率を向上させるためにエミッタ
・ベース間の接合にエミッタ側においてベース側におけ
るより禁制帯幅が大きいヘテロ接合を用いる、いわゆる
ヘテロバイポーラトランジスタが提案されている。ヘテ
ロバイポーラトランジスタにおいて高速動作を指向する
には、エミッタから注入される小数キャリアをいわゆる
ホットキャリアの状態でベース領域内で走行させること
が有効であり、そのためにエミッタ・ベース接合はアブ
ラプト接合にする必要がある。さらに、エミッタ・ベー
ス間のバンドオフセットを利用してエミッタ注入効率を
向上させ、同時にベース抵抗を低下させることができる
。In bipolar transistors capable of high-speed switching operations, a so-called hetero-bipolar transistor has been proposed, which uses a heterojunction between the emitter and base, where the forbidden band width is larger on the emitter side than on the base side, in order to improve emitter efficiency. There is. In order to achieve high-speed operation in a hetero bipolar transistor, it is effective to make the minority carriers injected from the emitter travel in the base region in the state of so-called hot carriers, and for this purpose, the emitter-base junction needs to be an ablative junction. There is. Furthermore, the emitter-base band offset can be used to improve emitter injection efficiency and reduce base resistance at the same time.
しかし、高速動作に必要な高エミッタ電流を得るために
はエミッタの不純物濃度もベースと同様に高くする必要
があり、高濃度のエミッタと高濃度のベースがアブラプ
ト接合していることになる。However, in order to obtain the high emitter current necessary for high-speed operation, the impurity concentration of the emitter needs to be as high as that of the base, and the highly doped emitter and the highly doped base form an ablative junction.
従って、もし、エミッタ・ベース間の境界に高い密度の
界面準位が存在していると、この界面準位を介したバン
ド間トンネル再結合電流が増加し、予測はどのエミッタ
注入効率を実現できない。実際、従来のへテロバイポー
ラトランジスタではへテロエピタキシャル成長時のへテ
ロ界面での格子定数の不整合や熱膨張係数の相違によっ
てミスフィツト転位が発生し、これがキャリアのバンド
間トンネル再結合中心となっており、デバイス特性に悪
影響が及ぶという問題があった。また、確かに単独デバ
イスとしては従来のホモのバイポーラトランジスタより
高性能であるが、ヘテロバイポーラトランジスタを集積
回路に応用した場合、ホモのバイポーラトランジスタと
同様の寄生素子効果を減らす努力をしない限り、回路遅
延の観点では目ざましい改良が期待できないという問題
点もあった。Therefore, if a high density of interface states exists at the emitter-base boundary, the interband tunnel recombination current through this interface state will increase, and the predicted emitter injection efficiency cannot be achieved. . In fact, in conventional hetero-bipolar transistors, misfit dislocations occur due to mismatch in lattice constants and differences in thermal expansion coefficients at the hetero interface during heteroepitaxial growth, and these become centers of interband tunnel recombination of carriers. , there was a problem that device characteristics were adversely affected. Also, although it is true that as a single device it has higher performance than a conventional homogeneous bipolar transistor, when a heterogeneous bipolar transistor is applied to an integrated circuit, unless efforts are made to reduce the parasitic element effects similar to homogeneous bipolar transistors, the circuit There was also the problem that no significant improvement could be expected from a delay perspective.
本発明の目的はへテロバイポーラトランジスタのかかる
欠点を克服し、高速動作が可能で、かつ寄生素子効果も
抑えることが可能なデバイス構造及びかかる構造のデバ
イスを実現する製造方法を提供することにある。An object of the present invention is to overcome such drawbacks of hetero bipolar transistors, to provide a device structure that is capable of high-speed operation, and can suppress parasitic element effects, and a manufacturing method for realizing a device with such a structure. .
本発明の半導体装置は、絶縁体基板上に形成された高不
純物濃度の第一の半導体よりなるエミッタ層と、前記エ
ミッタ上に形成され、前記第一の半導体より禁制帯幅の
狭い第二の半導体よりなり前記高濃度領域と反対の伝導
型で、かつ前記高濃度領域との界面から離れる方向に向
かって急峻に濃度の減少する高濃度領域よりなるベース
層と、前記ベース層上に形成され、一定の不純物分布よ
りなる前記ベース層と反対の伝導型の半導体によるコレ
クタ層と、かつ、前記コレクタ層上に窓のあいた絶縁層
を介して前記コレクタ層に接して形成されたコレクタ電
極配線層とを有することを特徴とするヘテロ接合バイポ
ーラトランジスタである。The semiconductor device of the present invention includes an emitter layer made of a first semiconductor with a high impurity concentration formed on an insulating substrate, and a second emitter layer formed on the emitter and having a narrower bandgap than the first semiconductor. a base layer made of a semiconductor and having a conductivity type opposite to that of the high concentration region and whose concentration decreases steeply in a direction away from the interface with the high concentration region; and a base layer formed on the base layer. , a collector layer made of a semiconductor of a conductivity type opposite to that of the base layer and having a certain impurity distribution, and a collector electrode wiring layer formed on the collector layer in contact with the collector layer via an insulating layer with a window. A heterojunction bipolar transistor characterized by having the following features.
また、本発明の半導体装置の製造方法は、絶縁体基板上
に、第一の半導体よりなる高不純物濃度の領域をエピタ
キシャル成長する工程と、一方、前記第一の半導体より
禁制帯幅の狭い第二の半導体よりなる基板に、素子分離
トレンチ溝を形成し、溝内の下方途中までを第一の酸化
膜で埋め、高加速イオン注入法により前記第一の半導体
の高濃度エピタキシャル領域と同じ伝導型を実現する不
純物を、分布の最深部の端が前記素子間分離溝の酸化膜
の底より深く、かつ最浅部の端が前記素子間分離層の底
より浅くなるように注入し、CVD法によって第一のポ
リシリコンを堆積し、イオン注入法による前記第一の半
導体の高濃度エピタキシャル領域と異なる伝導型を実現
する不純物のイオン注入と熱処理により前記ポリシリコ
ン層に不純物をドープし、 CVD法によって第二の酸
化膜をその上部が溝上部より低くなるような膜厚で堆積
し、CVD法によって第二のポリシリコンを全面堆積し
、選択研磨法によって前記第二のポリシリコンを全面除
去するとともに表面を平坦化する工程と、前記絶縁体基
板と、前記半導体基板を貼り合せる工程と1選択研磨法
によって前記半導体基板を前記第一の酸化膜との界面ま
で選択研磨することによって除去し、CVD法によって
第三の酸化膜を形成し、リソグラフィ工程によってコン
タクトホールを形成し、電極配線層を形成し、リソグラ
フィ工程によって電極配線を形成する工程とを含むこと
を特徴とするヘテロ接合バイポーラトランジスタの製造
方法である。Further, the method for manufacturing a semiconductor device of the present invention includes a step of epitaxially growing a high impurity concentration region made of a first semiconductor on an insulating substrate; An element isolation trench groove is formed in a substrate made of a semiconductor of An impurity to achieve this is implanted so that the end of the deepest part of the distribution is deeper than the bottom of the oxide film of the isolation trench, and the end of the shallowest part is shallower than the bottom of the isolation layer. depositing a first polysilicon layer by ion implantation method and doping an impurity into the polysilicon layer by heat treatment to achieve a conductivity type different from that of the high concentration epitaxial region of the first semiconductor by ion implantation method; A second oxide film is deposited to a thickness such that its top is lower than the top of the trench, a second polysilicon is deposited on the entire surface using a CVD method, and the second polysilicon is completely removed using a selective polishing method. a step of planarizing the surface, a step of bonding the insulating substrate and the semiconductor substrate, and selectively polishing the semiconductor substrate to the interface with the first oxide film using a one-selective polishing method; A heterojunction bipolar transistor comprising the steps of forming a third oxide film by a CVD method, forming a contact hole by a lithography process, forming an electrode wiring layer, and forming an electrode wiring by a lithography process. This is the manufacturing method.
次に、本発明の構造の半導体デバイスの構造上の原理を
説明する。本発明のへテロバイポーラトランジスタは、
第3図のように高濃度エミッタと高濃度ベースとが接し
ており、かつエミッタ側からコレクタ側に向かってベー
ス内不純物分布が急峻に減少しており、高エミッタ注入
効率、低ベース抵抗、高速キャリア走行、高コレクタ耐
圧を同時に満たすことができる。前二者はベースのエミ
ッタ端における濃度が高いことが、また後二者はベース
のコレクタ端における濃度が低いことが寄与している。Next, the structural principle of the semiconductor device having the structure of the present invention will be explained. The hetero bipolar transistor of the present invention is
As shown in Figure 3, the highly concentrated emitter and highly concentrated base are in contact with each other, and the impurity distribution in the base decreases sharply from the emitter side to the collector side, resulting in high emitter injection efficiency, low base resistance, and high speed. Carrier running and high collector voltage resistance can be satisfied at the same time. The former two are contributed by the high concentration at the emitter end of the base, and the latter two are contributed by the low concentration at the collector end of the base.
また、本発明のへテロバイポーラトランジスタは基板側
がエミッタ、表面側がコレクタであり、コレクタ上部で
直接電極配線層との接触を行っているのでエミッタトッ
プ型のへテロバイポーラトランジスタで高速動作を阻害
していたコレクタ・基板間の容量が除去でき、かつエミ
ッタは絶縁体基板上のエピタキシャル層であるので、基
板内は完全にキャリアが空乏化しており、エミッタ基板
容量が非常に小さく、ヘテロバイポーラトランジスタの
高速性を集積回路の中で十分に発揮することができる。In addition, the hetero bipolar transistor of the present invention has an emitter on the substrate side and a collector on the front side, and the upper part of the collector is in direct contact with the electrode wiring layer, so the hetero bipolar transistor of the emitter top type does not inhibit high-speed operation. The capacitance between the collector and substrate can be removed, and since the emitter is an epitaxial layer on an insulating substrate, the substrate is completely depleted of carriers, and the emitter-substrate capacitance is extremely small, making it possible to realize high-speed hetero bipolar transistors. The characteristics can be fully demonstrated in integrated circuits.
次に、本発明のへテロバイポーラトランジスタの製造方
法の原理について説明する。従来のへテロエピタキシャ
ル城長法を基本にして、コレクタトップ型のへテロバイ
ポーラトランジスタを形成する場合に、ベース層とコレ
クタ層との2層を成長させなければならず、ヘテロ成長
膜厚がかなり厚いものとなってしまい、さらに不純物の
型を途中で2回変更しなければならないこともあって、
その間の不純物の再分布や結晶性の低下など、結晶成長
上の困難さがある。このような、要求を満足できるヘテ
ロ成長法としてはMBE法しかないが。Next, the principle of the method for manufacturing a hetero bipolar transistor of the present invention will be explained. When forming a collector-top type hetero bipolar transistor based on the conventional heteroepitaxial long-forming method, two layers, a base layer and a collector layer, must be grown, and the thickness of the hetero-grown film is quite large. This resulted in a thick product, and the impurity mold had to be changed twice during the process.
There are difficulties in crystal growth, such as redistribution of impurities and a decrease in crystallinity. The MBE method is the only hetero-growth method that can satisfy such requirements.
これはスループット、製造コストの面で問題がある。ま
た、特にSi系のへテロバイポーラトランジスタでは格
子定数の近いヘテロエミッタ材料がGaPしかないこと
もあって、なかなか良好なヘテロ界面が実現できないと
いう問題もある。本発明の製造方法の特徴のひとつは、
ヘテロ接合の実現のためにヘテロエピタキシャル成長法
を用いず、エミッタとコレクタ・ベース領域を異なる種
類の半導体基板上で別々に製造し、両者の表面を平坦化
した後に貼り合せ技術を用いている点である。もう一つ
の特徴は、ヘテロバイポーラトランジスタ集積回路の高
速動作を阻害するコレクタ・基板容量を皆無にするため
にこのような貼り合せの後、本来不必要であるコレクタ
側の半導体基板を除去している点である。このような製
造方法により、本発明の構造の半導体デバイスを確実に
実現することができる。This poses problems in terms of throughput and manufacturing costs. In addition, particularly in Si-based hetero bipolar transistors, GaP is the only hetero emitter material with a similar lattice constant, and there is also the problem that it is difficult to realize a good hetero interface. One of the features of the manufacturing method of the present invention is that
In order to realize a heterojunction, we do not use the heteroepitaxial growth method, but instead manufacture the emitter and collector/base regions separately on different types of semiconductor substrates, and then use bonding technology after flattening the surfaces of both. be. Another feature is that after such bonding, the semiconductor substrate on the collector side, which is originally unnecessary, is removed in order to completely eliminate the collector/substrate capacitance that impedes the high-speed operation of the hetero bipolar transistor integrated circuit. It is a point. By such a manufacturing method, a semiconductor device having the structure of the present invention can be reliably realized.
以下、第2図(a)〜(齢の一連の工程図と、第1図の
構造図を用いて1本発明を用いた半導体デバイスの構造
及び製造方法の典型的な一実施例について説明する。Hereinafter, a typical embodiment of the structure and manufacturing method of a semiconductor device using the present invention will be described using a series of process diagrams in FIGS. .
第2図(a)は面方位(100)のサファイア基板1上
に、 SL濃度3 X 1019cm−3の高濃度n形
GaPエピタキシャル層2を厚さ2000人形成したと
ころである。FIG. 2(a) shows a state in which a high concentration n-type GaP epitaxial layer 2 with a SL concentration of 3×10 19 cm −3 and a thickness of 2000 layers is formed on a sapphire substrate 1 with a plane orientation of (100).
一方、第2図(b)のように面方位(100)、不純物
濃度5 X 101san−’ (7) p形Si基板
4上に、cvo窒(143を全面に2000人堆積し、
さらにこれをパターニングし、これをマスクとして基板
を約1000人エツチングして溝形成を行い、さらにC
VD窒化膜3を500人堆積してそのままRIB法によ
ってCVD窒化膜3をエツチングし、いわゆるサイドウ
オール形成を行って第2図(b)の構造を得る。第2図
(c)において、CvD窒化膜3をマスクとしてRIE
法によりさらに溝を深くし、合計で深さ3000人の素
子間分離溝を形成する。次に、LOGO3酸化法により
、溝側壁下部及び溝底部を約900人熱酸化して、第1
酸化膜6を形成し、さらに窒化膜3を除去し、高加速イ
オン注入法によってプロジェクションレンジが約300
0人のピーク濃度5 X 1019an−’のAsのイ
オン注入を行い、ランプアニール法によりAsを活性化
して、コレクタ領域5を形成し第2図(c)の構造を得
る。On the other hand, as shown in FIG. 2(b), 2000 layers of cvo nitrogen (143) were deposited on the entire surface of the p-type Si substrate 4 with the plane orientation (100) and the impurity concentration 5 x 101san-' (7).
This was further patterned, and the substrate was etched by about 1000 people using this as a mask to form grooves.
After 500 deposits of the VD nitride film 3, the CVD nitride film 3 is directly etched by the RIB method to form a so-called side wall to obtain the structure shown in FIG. 2(b). In FIG. 2(c), RIE is performed using the CvD nitride film 3 as a mask.
The grooves are further deepened by the method to form inter-element isolation grooves with a total depth of 3000 people. Next, the lower part of the groove side wall and the groove bottom were thermally oxidized by about 900 people using the LOGO3 oxidation method.
After forming the oxide film 6 and removing the nitride film 3, the projection range is approximately 300 mm by high-acceleration ion implantation.
As ions are implanted at a peak concentration of 5.times.10.sup.19 an-', and the As is activated by lamp annealing to form the collector region 5 to obtain the structure shown in FIG. 2(c).
第2図(d)において、CVD法によってボロンドープ
のドープトポリシリコンを約900人堆積して第1ポリ
シリコン層9を形成し、さらに、CVD法により酸化膜
を900人堆積して第2酸化膜8を形成し、さらに、C
VD法により、第2ポリシリコン層7を形成して第2図
(d)の構造を得る。第2図(e)において、選択研磨
法によって第2ポリシリコン層7を研磨する。選択研磨
法を用いているため、研磨速度は第2酸化膜8のフィー
ルド部における上端でので平坦な構造を制御よく得るこ
とができる。このとき、デバイス上では第2酸化膜8.
第1ポリシリコン層9は完全に削り落され、Si基板4
の途中で止まっている。次に、Si表面をランプ酸化に
より約400人酸化する。このとき、島状のシリコン領
域の周辺では第1ポリシリコン層9が露出しているので
、この部分も酸化される。この部分は高濃度にドープさ
れているので条件を選べば、Si基板4より酸化速度の
速い状況を実現できる。従って、次に、RIE法によっ
て酸化膜をエッチして。In FIG. 2(d), a first polysilicon layer 9 is formed by depositing boron-doped polysilicon by approximately 900 layers using the CVD method, and a second oxide film is further deposited by 900 layers using the CVD method. A film 8 is formed, and C
A second polysilicon layer 7 is formed by the VD method to obtain the structure shown in FIG. 2(d). In FIG. 2(e), the second polysilicon layer 7 is polished by a selective polishing method. Since the selective polishing method is used, the polishing rate is controlled at the upper end of the field portion of the second oxide film 8, so that a flat structure can be obtained with good control. At this time, the second oxide film 8.
The first polysilicon layer 9 is completely scraped off, and the Si substrate 4
It has stopped in the middle. Next, the Si surface is oxidized by lamp oxidation for about 400 minutes. At this time, since the first polysilicon layer 9 is exposed around the island-shaped silicon region, this portion is also oxidized. Since this portion is highly doped, if the conditions are selected, it is possible to achieve a situation where the oxidation rate is faster than that of the Si substrate 4. Therefore, next, the oxide film is etched by RIE method.
81基板4上では酸化膜を完全に除去し、かつ第1ポリ
シリコン層9上では酸化膜が残っているような状況が実
現できる。次に酸化膜をマスクにしてSi基板4を約2
00人エツチングして溝を作り、次に選択エピタキシャ
ル成長法により約200人の不純物濃度I X 102
0an−3のボロンドープのシリコンよりなるベース層
10を形成してこの溝を埋め戻す。A situation can be realized in which the oxide film is completely removed on the 81 substrate 4 and the oxide film remains on the first polysilicon layer 9. Next, using the oxide film as a mask, the Si substrate 4 is
00 etching to create a groove, then selective epitaxial growth to an impurity concentration of about 200 I x 102
A base layer 10 made of silicon doped with 0an-3 boron is formed to backfill the trench.
このとき、島状のシリコン領域の周辺の第1ポリシリコ
ン層9は酸化膜で被覆されているので、この部分では選
択エピタキシャルシリコンは成長しない。ベース層10
と第1ポリシリコン層9とは酸化膜端部の下の部分で電
気的に接触している。選択エピタキシャル成長は平坦性
よく行われるのでシリコン基板表面はこのときほとんど
平坦である。At this time, since the first polysilicon layer 9 around the island-shaped silicon region is covered with an oxide film, selective epitaxial silicon does not grow in this portion. base layer 10
and first polysilicon layer 9 are in electrical contact with each other at a portion below the edge of the oxide film. Since selective epitaxial growth is performed with good flatness, the surface of the silicon substrate is almost flat at this time.
次に、Si基板4とサファイア基板1を面内軸方向を一
致させながら熱接着法によって貼り合せ、第2図■の構
造を得る。次に、再び選択研磨法によってSi基板4を
下側から研磨する。この工程では素子間分離領域の第1
酸化膜6の下部がストッパとなって研磨が止まる(第2
図(ロ))。コレクタ領域5のAs濃度ピークの位置を
予め第1酸化膜膜6の上部に一致させているので研磨後
、コレクタ領域5の最高濃度の部分が露出する。次に、
基板の上下を反対にし、リソグラフィ工程により第1酸
化膜6と第1ポリシリコン層9をバターニングし、デバ
イス周辺の第1ポリシリコン層9を除去する。Next, the Si substrate 4 and the sapphire substrate 1 are bonded together by thermal bonding while aligning their in-plane axes to obtain the structure shown in FIG. Next, the Si substrate 4 is polished from below again by the selective polishing method. In this step, the first
The lower part of the oxide film 6 acts as a stopper to stop polishing (the second
Figure (b)). Since the peak position of the As concentration in the collector region 5 is aligned in advance with the upper part of the first oxide film 6, the highest concentration portion of the collector region 5 is exposed after polishing. next,
The substrate is turned upside down, the first oxide film 6 and the first polysilicon layer 9 are patterned by a lithography process, and the first polysilicon layer 9 around the device is removed.
次にリソグラフィ工程によりトレンチ溝を形成しエミッ
タ分離を行い、次に、 CVD法により第3酸化膜1・
2を約1000人形成し、コンタクトホール形成工程及
び配線形成工程により配線金属層11を形成し、第1図
に示す最終的なデバイス構造を得る。Next, a trench groove is formed using a lithography process to perform emitter isolation, and then a third oxide film 1 is formed using a CVD method.
2, and a wiring metal layer 11 is formed by a contact hole forming process and a wiring forming process to obtain the final device structure shown in FIG.
以上の工程上、ヘテロバイポーラデバイス部作成の工程
ではマスク工程は最初の窒化膜3のパターン形成の1回
だけであり完全にセルファラインで作成できる。熱接着
の温度は400〜500℃程度であるのでGaPエミッ
タ内及びSiベース・コレクタ内の不純物はほとんど再
分布しない。かつ、SiとGaPは格子整合性がよいの
で従来のへテロエピタキシャル成長法を用いた場合に比
べて大幅に界面準位を減少させることができ、従って、
コレクタトップ構造であるにも関わらず、ベース内では
エミッタ側の界面付近で濃度が最大となるような不純物
プロファイルを実現でき、同時に高いエミッタ効率を得
ることができる。また、コレクタ領域5は濃度の最高点
で電極を形成することができ、コレクタコンタクト抵抗
を大幅に低減することに効果がある。ベースは真性ベー
ス(ベース層10)も外部ベース(第1ポリシリコン層
9)も高濃度であり両者のコンタクトは問題ない。また
、エミッタも高濃度のGaPエピタキシャル層2を用い
ているので、このコンタクト抵抗も問題ないほど小さい
。In view of the above steps, in the step of forming the hetero bipolar device section, the mask step is only performed once for the initial pattern formation of the nitride film 3, and the device can be formed completely on a self-line. Since the thermal bonding temperature is about 400 to 500° C., impurities in the GaP emitter and Si-based collector are hardly redistributed. In addition, since Si and GaP have good lattice matching, the interface states can be significantly reduced compared to when using the conventional heteroepitaxial growth method, and therefore,
Despite the collector-top structure, it is possible to achieve an impurity profile in the base where the concentration is maximum near the interface on the emitter side, and at the same time achieve high emitter efficiency. Furthermore, an electrode can be formed in the collector region 5 at the highest concentration point, which is effective in significantly reducing collector contact resistance. Both the intrinsic base (base layer 10) and the extrinsic base (first polysilicon layer 9) are highly doped, so there is no problem in contacting them. Furthermore, since the emitter also uses the highly doped GaP epitaxial layer 2, its contact resistance is so small as to pose no problem.
GaPエピタキシャル層2は絶縁体のサファイア基板1
上にあるため、エミッタ容量も非常に小さくでき、デバ
イスの高速動作に効果がある。GaP epitaxial layer 2 is an insulator sapphire substrate 1
Because it is on the top, the emitter capacitance can also be made very small, which is effective for high-speed operation of the device.
また、GaPエピタキシャル層は基板全面に成長できれ
ばよ<、GaPエピタキシャル層に関しては微細加工技
術が不必要である。従って、デバイス寸法はSiプロセ
スでの微細加工技術だけで決まり。Further, as long as the GaP epitaxial layer can be grown over the entire surface of the substrate, microfabrication technology is not necessary for the GaP epitaxial layer. Therefore, device dimensions are determined only by the microfabrication technology used in the Si process.
高集積化に対して絶大な効果がある。It has a tremendous effect on high integration.
以上のように本発明のへテロバイポーラトランジスタに
よれば、ベース内不純物分布−をエミッタ側の界面付近
において高濃度とし、コレクタ側に向かって急峻に減少
させた構造をとることによって、高エミッタ効率、高キ
ヤリア速度、高コレクタ耐圧を実現し、かつコレクタ・
基板間容量を全くなくし、代わりにエミッタ・基板間容
量が新たに加わっているものの、絶縁体基板上にエミッ
タが形成されているため、これは十分小さく、またセミ
インシュレーティング基板を用いたときのようなデバイ
ス間異常干渉もない。かつエミッタ・ベース・コレクタ
の全ての端子において、低コンタクト抵抗を実現してお
り、超高速論理集積回路を形成する上で卓絶した効果を
発揮するものである。As described above, according to the hetero bipolar transistor of the present invention, the impurity distribution in the base is made high near the interface on the emitter side and sharply decreases toward the collector side, thereby achieving high emitter efficiency. , high carrier speed, high collector pressure resistance, and collector
Although the capacitance between the substrates has been completely eliminated and the capacitance between the emitter and the substrate has been newly added in its place, this is sufficiently small because the emitter is formed on the insulating substrate, and is similar to that when using a semi-insulating substrate. There is no abnormal interference between devices. In addition, low contact resistance has been achieved at all emitter, base, and collector terminals, making it extremely effective in forming ultra-high-speed logic integrated circuits.
第1図は本発明のへテロバイポーラトランジスタの一実
施例を示す概略図、第2図(a)〜(g)は本発明のへ
テロバイポーラトランジスタの製造方法の一実施例を示
す一連の工程図、第3図は本発明の構造のへテロバイポ
ーラトランジスタの原理を示すための概念図である。FIG. 1 is a schematic diagram showing an embodiment of the hetero bipolar transistor of the present invention, and FIGS. 2 (a) to (g) are a series of steps showing an embodiment of the method for manufacturing the hetero bipolar transistor of the present invention. 3 are conceptual diagrams showing the principle of a hetero bipolar transistor having the structure of the present invention.
Claims (2)
半導体よりなるエミッタ層と、前記エミッタ上に形成さ
れ、前記第一の半導体より禁制帯幅の狭い第二の半導体
よりなり前記高濃度領域と反対の伝導型で、かつ前記高
濃度領域との界面から離れる方向に向かって急峻に濃度
の減少する高濃度領域よりなるベース層と、前記ベース
層上に形成され、一定の不純物分布よりなる前記ベース
層と反対の伝導型の半導体によるコレクタ層と、かつ前
記コレクタ層上に窓のあいた絶縁層を介して前記コレク
タ層に接して形成されたコレクタ電極配線層とを有する
ことを特徴とするヘテロ接合半導体装置。(1) An emitter layer made of a first semiconductor with a high impurity concentration formed on an insulating substrate, and an emitter layer made of a second semiconductor formed on the emitter and having a narrower forbidden band width than the first semiconductor. a base layer consisting of a high concentration region that has a conductivity type opposite to that of the high concentration region and whose concentration decreases sharply in a direction away from the interface with the high concentration region; and a base layer formed on the base layer and containing a certain amount of impurity. a collector layer made of a semiconductor having a conductivity type opposite to that of the base layer; and a collector electrode wiring layer formed on the collector layer in contact with the collector layer via an insulating layer with a window. Characteristic heterojunction semiconductor device.
濃度の領域をエピタキシャル成長する工程と、一方、前
記第一の半導体より禁制帯幅の狭い第二の半導体よりな
る基板に、素子分離トレンチ溝を形成し、溝内の下方途
中までを第一の酸化膜で埋め、高加速イオン注入法によ
り前記第一の半導体の高濃度エピタキシャル領域と同じ
伝導型を実現する不純物を、分布の最深部の端が前記素
子間分離溝の酸化膜の底より深く、かつ最浅部の端が前
記素子間分離層の底より浅くなるように注入し、CVD
法によって第一のポリシリコンを堆積し、イオン注入法
による前記第一の半導体の高濃度エピタキシャル領域と
異なる伝導型を実現する不純物のイオン注入と熱処理に
より前記ポリシリコン層に不純物をドープし、CVD法
によって第二の酸化膜をその上部が溝上部より低くなる
ような膜厚で堆積し、CVD法によって第二のポリシリ
コンを全面堆積し、選択研磨法によって前記第二のポリ
シリコンを全面除去するとともに表面を平坦化する工程
と、前記絶縁体基板と、前記半導体基板を貼り合せる工
程と、選択研磨法によって前記半導体基板を前記第一の
酸化膜との界面まで選択研磨することによって除去し、
CVD法によって第三の酸化膜を形成し、リソグラフィ
工程によってコンタクトホールを形成し、電極配線層を
形成し、リソグラフィ工程によって電極配線を形成する
工程とを含むことを特徴とするヘテロ接合半導体装置の
製造方法。(2) A step of epitaxially growing a high impurity concentration region made of a first semiconductor on an insulating substrate; A trench is formed, the trench is filled halfway down with a first oxide film, and an impurity that achieves the same conductivity type as the high-concentration epitaxial region of the first semiconductor is implanted into the deepest part of the distribution by high-acceleration ion implantation. The implantation is performed so that the end of the part is deeper than the bottom of the oxide film of the element isolation trench, and the end of the shallowest part is shallower than the bottom of the element isolation layer.
A first polysilicon layer is deposited by a CVD method, and an impurity is doped into the polysilicon layer by an ion implantation method and a heat treatment to achieve a conductivity type different from that of the high concentration epitaxial region of the first semiconductor. A second oxide film is deposited to a thickness such that its top is lower than the top of the trench by a CVD method, a second polysilicon is deposited on the entire surface by a CVD method, and the second polysilicon is completely removed by a selective polishing method. At the same time, the semiconductor substrate is removed by flattening the surface, bonding the insulating substrate and the semiconductor substrate, and selectively polishing the semiconductor substrate to the interface with the first oxide film using a selective polishing method. ,
A heterojunction semiconductor device comprising the steps of forming a third oxide film by a CVD method, forming a contact hole by a lithography process, forming an electrode wiring layer, and forming an electrode wiring by a lithography process. Production method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP148088A JPH01179452A (en) | 1988-01-06 | 1988-01-06 | Heterojunction semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP148088A JPH01179452A (en) | 1988-01-06 | 1988-01-06 | Heterojunction semiconductor device and manufacture thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01179452A true JPH01179452A (en) | 1989-07-17 |
Family
ID=11502603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP148088A Pending JPH01179452A (en) | 1988-01-06 | 1988-01-06 | Heterojunction semiconductor device and manufacture thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01179452A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5797665A (en) * | 1980-12-10 | 1982-06-17 | Oki Electric Ind Co Ltd | Manufacture of npn transistor |
JPS62177966A (en) * | 1986-01-30 | 1987-08-04 | Nec Corp | Heterojunction bipolar transistor |
-
1988
- 1988-01-06 JP JP148088A patent/JPH01179452A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5797665A (en) * | 1980-12-10 | 1982-06-17 | Oki Electric Ind Co Ltd | Manufacture of npn transistor |
JPS62177966A (en) * | 1986-01-30 | 1987-08-04 | Nec Corp | Heterojunction bipolar transistor |
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