JPH01177685A - レンダリングプロセツサ及び画面表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は主にＣＲＴデイスプレィのような表示制御装置
に表示するデータを生成するレンダリングプロセッサに
係り、特にイメージや３次元データを高速に生成するハ
ードウェアに関する。

〔従来の技術〕

従来、表示制御、特に描画処理を実行する装置について
は、数多くの処理系が提案されている。

たとえば、特開昭５９−２２９６６９号に記載された例
は、イメージの回転処理を行っている例でソース画像の
格子点座標に対応するディスティネーション画像の座標
値を求める方式を採用している。この方式では、直線展
開のＤＤＡ回路をディスティネーションの（ｘ、ｙ）座
標に対してのみ有していれば良いが、生成光の画像のサ
イズによって処理性能が決まること、及び、ディスティ
ネーションの１個の格子点に何度も異なった格子点の画
素が書き込まれたり、反対にかかれなかったりする問題
を有している。

特公昭５７−５７７１５は、頂点の濃度値が与えられた
三角形内部の各画素の濃淡を求める方式を示したもので
ある。本方式は面図形のシエデイングをハードウェアで
実現する形態を述べたものであるが、１画素生成ごとに
メモリアクセスを行うため、特にシェーディング処理の
ように、ラスタに平行に画素を生成する場合の処理性能
に問題を残している。

特開昭６０−２５２３９４は、カラー画像、特にメモリ
プレーンを可変構成にしたカラー画像表示装置に関する
特許である。これは、ＣＰＵとのバス構成をプレーン数
によらず一定にできるような方式を示したものであるが
、各プレーン独立の演算回路は設けておらず、イメージ
処理を始めとするオペレーションの性能に問題を残して
いる。

〔発明が解決しようとする課題〕

上記従来技術は、それぞれグラフィックスやイメージ処
理の部分的な処理に対する高速処理を図らんとするもの
であり、グラフィック処理とイメージ処理との間でいず
れか一方の処理のみについて実現するものである。

しかし、画面表示の高機能化、高精度化及び表示画面の
拡大化が要求される中、上記の各要求を全々満足し且つ
画面表示の応答時間の短縮化を図ることが必要となる。

本発明の目的は、画面表示の応答時間の短縮化を図り、
且つ、画面表示の高機能化、高精度化にも対応し得るレ
ンダリングプロセッサを提供することにある。

本発明の他の目的は、画面表示の高精度化に適したレン
ダリングプロセッサを構成するプロセッサエレメントの
提供をすることにある。

本発明の他の目的は、画面表示の応答時間の短縮化によ
り、操作性に優れた画面表示制御装置を提供することに
ある。

〔課題を解決するための手段〕

本発明の目的は、フレームメモリに対して処理を行うレ
ンダリングプロセッサを複数のプロセッサエレメントに
分割し、上記複数のプロセッサエレメント間の処理を同
期させる同期手段を設けることにより達成される。

本発明の他の目的は、前記複数個のプロセッサエレメン
トを、同一構造を有するＬＳＩとし、各プロセッサエレ
メントが担当するフレームメモリを構成する複数のプレ
ーンを特定し、且つ個別にデータ制御を行う担当プレー
ンを指示する識別端子を設けることにより達成される。

また、本発明の他の目的は、キーボードと、該キーボー
ドとの間の入出力を行う入出力装置と、該入出力装置か
らのデータを入力し、所定のプログラムに従って表示制
御プロセッサとデータ交信するＣＰＵを備えたものにお
いて、表示制御部に、フレームメモリに対し、同期しつ
つ処理を実行する複数のプロセッサエレメントから成る
レンダリングプロセッサを設けることにより達成される
。

〔作用〕

本発明は、レンダリングプロセッサを複数のプロセッサ
エレメントにより構成し、識別信号により、１つのプロ
セッサエレメントがマスタプロセッサエレメントとして
特定され同期信号を出力し、他のスレーブプロセッサエ
レメントである複数のプロセッサエレメントが上記同期
信号を入力し、全プロセッサエレメントは同期に処理を
開始する。

そのため、並列処理が可能となり、高速処理を図ること
ができる。

また、複数のプロセッサエレメントを同一構造を有する
ＬＳＩとし、各プロセッサエレメントにそれぞれ識別端
子を設ける。それによって、各プロセッサエレメントは
識別信号を入力することにより、おのおのが担当するフ
レームメモリ中のプレーンが特定され、各プロセッサエ
レメントは異なった処理を実行する。従って、表示機能
の高性能化、高精度化に対しては、プロセッサエレメン
トの個数を追加し、識別信号を付加することで対応する
ことができる。

また、複数のプロセッサエレメントにより構成される並
列処理が可能なレンダリングプロセッサを、ワークステ
ーション等の表示制御部に設けるため、キーボード等の
入力手段により指令を入力すると、表示制御部でレンダ
リングプロセッサが高速に処理を行い、短時間で表示画
面上に画像を表示する。そのため操作性の優れた画面表
示装置を提供することができる。

〔実施例〕

以下、本発明の一実施例を第１図〜第１４図により説明
する。

第１図は本発明の中心となる同一ハードウェアを繰返し
使用したレンダリング処理部の構成を示す図、第２図は
、本発明の中心となる機能の代表例を示す図、第３図は
全体のシステム構成を示す図、第４図はハードウェアの
構成図、第５図以降は、第４図の各ブロックの構成を詳
細に説明した図である。

まず本発明の中心となるハードウェア構成を説明する前
に、全システムにおける本発明の位置付けを説明する。

第３図は、本発明を活用したワークステーションの構成
を示す図であり、バス１６の回りにはハードディスク１
９２、フロッピーディスク１９１、キーボード１９０等
の表示制御以外の入出力制御を行うプロセッサである入
出力制御プロセッサ１９、主プロセツサ１０、主プロセ
ツサ１０のプログラムが格納されているメインメモリ３
００、主プロセツサ１０と表示系ハードウェアのコミュ
ニケーション手段となる共有メモリ１１、表示制御プロ
セッサ１２、画素展開を行うレンダリングプロセッサ４
、フレームメモリ５、及びＣＲＴ１５がそれぞれ図に示
すように接続されている。

ここで、第３図において、点線で囲まれる領域は表示制
御部を示すものである。

主プロセツサ１０がＣＲＴ１５に絵を表示したい場合は
、以下に示すような動作フローで実行される。

まず主プロセツサ１０が表示したい絵のコマンドを共有
メモリ１１上に書き込む。その後表示側御プロセッサ１
２にバス１６を介して主プロセツサ１０が起動をかける
。

表示制御プロセッサ１２は共有メモリ１１よりコマンド
を読み込み、解釈後、レンダリングプロセッサ４に、よ
り細かいコマンドに分解して送出する。レンダリングプ
ロセッサ４は画素単位にデータを分解し、フレームメモ
リ５へ書き込む制御を行う。フレームメモリ５の内容は
常にＣＲＴ１５へ読み出されているため、書き込まれた
内容が即座にＣＲＴ上に表示される。

本発明の中心となるところは、この画素を展開するレン
ダリングプロセッサ４にあるため、以下では、この部分
の詳細構成について記述する。

第２図はレンダリングプロセッサの主なファンクション
を図で示したものであり、■がソース画像、■がディス
ティネーション画像を示す。

画像部に奥行を有するものは、巾を有した画像で示して
いる。

まずラスクオペレーションはソース、ディスティネーシ
ョン共方向が同一でサイズも同一であるオペレーション
で、このため複数面ｉが−ｉに処理できる。

回転は、ソースは水平方向であるが、ディスティネーシ
ョンは、図のように傾き、また画素数もＮ／Ｍ倍されて
いる。

ぬりつぶしは、ディスティネーションにかかれたわく情
報により、■から■の間をソースのパターン情報を１倍
して書き込む処理である。

破線の展開は、ぬりつぶしににているが、ディスティネ
ーションが傾きを有していることが異なっている。

以上のような処理を、各レンダリングプロセッサは１画
素４ビツトをうけもって行うことができ特に、以下のよ
うなことが可能である。

（１）ラスクオペレーションについては、１６画素−度
に読み出し、また書き込むことができる。

（２）回転については、ソースは１６画素ずつ読み出し
、ディスティネーションについては、水平方向に最大１
６画素まで連続な画素分だけ演算して求め、最後に書き
込む処理を行える。

（３）ぬりつぶしについては、１６画素分のぬりつぶし
データを生成してフレームメモリに書き込む。

（４）破線展開は、（２）と同様に、ディスティネーシ
ョンの水平方向に最大１６画素までの連続な画素を生成
した後、フレームメモリに書き込む処理を行える。

以下、１つ１つのレンダリングプロセッサの構成を説明
する。

レンダリングプロセッサ４は、１画素当り４ビツトの処
理を行うプロセッサエレメントを第１図に示すように並
列に設置したプロセッサエレメント群により構成されて
いる。

各プロセッサエレメントはフレームメモリ５とバス２で
接続され、かつ全プロセッサエレメントは、表示制御プ
ロセッサ１２とバス１のみで接続されている。

本実施例においては、１画素は、第５図に示すように、
ワークプレーン４ビット赤、緑、青の各色成分が８ビツ
ト、深さを表すＺ成分に１６ビツトで構成されており、
レンダリングプロセッサ４は、同一のプロセッサエレメ
ント４−ｉ（ｉ＝１゜・・・、１１）に分解されそれぞ
れ以下のような分担となっている。

先ず、プロセッサエレメント４−１は、ぬりつぶし、カ
ーソルブリンクを制御するためのワークの４プレーンを
制御するプロセッサエレメントである。

プロセッサエレメント４−２は、赤色成分７１０の上位
４ビツトＲＨを蓄えるフレームメモリ４プレーンを制御
するプロセッサエレメントである。

同様に、プロセッサエレメント４−３から４−１１はそ
れぞれ赤、緑、青の色成分７１０，７１１゜７１２と、
Ｚ成分７１３を４ビツトに分割したフレームメモリの対
応する４プレーンを制御するプロセッサエレメントであ
る。

各プロセッサエレメントは、どの４プレーンを制御する
かを示す識別信号４１がそれぞれユニークに与えられて
おり、識別信号４１に従って動作を行う。例えば第６図
に示すように、レンダリングプロセッサに対する色、深
さの指定は、データが３２ビツトのバス１を介して、ワ
ークプレーン（Ｒ）　　　（Ｇ）　　　（Ｂ） の４ビツト（ＷＫ）、赤　、緑　、青　　を同時に指定
するフォーマット７２０と、ＷＫ、Ｒ１深さ（Ｚ）を同
時に指定するフォーマット７２１．２だけを指定するフ
ォーマット７２２、ＷＫとＲだけを指定するフォーマッ
ト７２３をレジスタアドレスの違いによって選択して行
うことができるが、各プロセッサニレメンｌ□４　　ｘ
　（１＝＝１．・・・。

１１）は、与えられた識別信号４１に従って、対応する
データのみを取り込んで処理を行う。すなわち緑成分７
１１の上位４ビツトＧＨに対応する４プレーンの制御を
識別信号で与えられたプロセッサエレメント４−４の場
合には、フォーマット７２０の８ビツト目から１５ビツ
ト目までの８ビツトデータを取込んで処理が行われる。

また、レンダリングプロセッサ４には、各プロセッサ４
　１（ｉ＝１ｔ・・・、１１）が同期して動作するよう
に同期信号４２が設けられている。ワークプレーンを担
当するプロセッサエレメント４−１がマスクとなり同期
信号４２を出力し、他のプロセッサエレメント４−ｉ（
ｉ＝２．・・・、１１）が受け、全プロセッサエレメン
トが同時に動作を行えるようにした。同期信号４２の発
生するタイミングを第７図に示した。バス１は、アドレ
ス、データ、アドレスストローブ、データス１−ローブ
、ライト、アクノリッジの各信号線群から構成されてい
る。バス１の構成及びそのタイミングは、−船釣なもの
であり特にここでは言及しない。さて、同期信号４１は
、起動アドレス７５０でライトアクセスがプロセッサエ
レメント４−１に行われる時発生する。先ず、アドレス
信号が有効であることを示すアドレスストローブ信号が
出力されており、アドレス信号が、起動アドレスでライ
トアクセスの時レンダリングプロセッサのクロックの立
上りｔｌでプロセッサエレメント４−１は、起動が有っ
たことを認識する。レンダリングプロセッサのクロック
は、第１図等には示していないが、全てのプロセッサエ
レメント４−ｉ（ｉ＝１．・・・。

１１）に共通に入力されている。従って、他のプロセッ
サエレメント４−ｉ’（ｉ：２．・・・、１１）も起動
が有ったことを認識できるが、バス１と、レンダリング
プロセッサのクロックが非同期の場合、各プロセッサエ
レメントが、同時に起動を認識するとは限らなくなる。

そこで同期信号４２は、１クロツク遅れたタイミングｔ
２で出力し、次のタイミングｔ８で出力を止める。この
ように同期信号４２を出力することにより、全プロセッ
サエレメントは、データストローブ信号が出ている時の
データ信号上に与えられるオペコード７５１に従って同
時に処理を開始することができる。このオペコードは、
第２図に示したレンダリングプロセッサのファンクショ
ンを指定するデータである。

次に各レンダリングプロセッサの内部構成を第４図を用
いて説明する。

プロセッサは制御部２１と、各画素のアドレスや濃淡情
報を計算するＤＤＡ演算部（ソースディスティネーショ
ンアドレス用ＤＤＡ２２、濃度・Ｚ値演算ＤＤＡ２３）
　、及びフレームメモリの１ラスクの１６画素分のデー
タを演算するデータ制御部２７（４プレーンを１プロセ
ツサで制御するため、ＤＣＵＯ−ＤＣＵ３の４個が並列
１こ置かれている）、Ｚ値を比較する２比較器２６．１
６画素の中のどの画素を書き込むかのマスクを生成する
マスク制御部２５．１６画素単位のフレームメモリのア
ドレスを生成するフレームメモリアドレス制御部２４に
より構成されており、図の様に接続されている。

レンダリングプロセッサの動作の概要は下記のようにな
っている。

表示制御プロセッサ１２からのレンダリングプロセッサ
のファンクションを示すコマンドやデータはバス１を介
して、プロセッサエレメント４−ｉ内のレジスタにセッ
トされる。プロセッサエレメント４−ｉ内はレジスタが
、例えば第１０図のＳＬ−ＭＯＤレジスタ１１１とＣ３
Ｌ−ＭＯＤレジスタ１１３のようにパイプライン制御用
に２段で構成されており、動作中であっても次のコマン
ドやデータがセットできるようになっている。

表示制御プロセッサ１２はまず必要となるデータをレジ
スタにセットした後、コマンドを制御部２１内にあるコ
マンド用レジスタにセットする。

たとえば、コマンドな色の直線の展開を行う場合には、
下記のデータをセットした後、破線展開コマンドのセッ
トを行う。

１、直線展開の開始座標値（ｘｓ、　Ｙ、ｓ）をアドレ
ス用ＤＤＡ内レジスタにセットする。

２、（ｘｓ、Ｙｓ）の増分値（ＤＸ、ＤＹ）も同様にア
ドレス用ＤＤＡ内レジスタにセットする。

３、直線展開のドツト数ｎを制御部２１内レジスタにセ
ラ１−する。

４、直線の色情報Ｉを濃度ＤＤＡ２３内レジスタにセッ
トする。

５、破線のパターンデータを、マスク制御部２５内のレ
ジスタにセットする。

以−Ｆのデータセット後、破線展開のコマンドが送られ
るとレンダリングプロセッサは以下のような動作を行う
。

１、開始Ｘ座標Ｘ８の下位４ビツト（１ラスタの１６画
素内のアドレスに対応する）をデコードし、対応するマ
スクビットのオフをマスク制御部で行い、また対応する
画素の色情報■をデータ制御部内のレジスタにセットす
る。

２　、　Ｘｓ””　Ｘｓ十Ｄ　Ｘ Ｙｓ”　Ｙｓ＋　Ｄ　Ｙ の演算を行う。Ｘｓが、１ラスクの１６画素の境界を越
えたか、Ｙ３の整数成分の値が変化した場合は、１で作
成した画素情報、マスク情報により、フレームメモリの
１６画素単位のラスタへの書き込みを行う。

上記の条件に合致しない場合は、新しい（ＸＳ。

ＹＳ）の座標に従い１の処理を行う。

また直線展開のドツト数ｎを１減算し、Ｏになった状態
で処理を完了する。

以上の制御を行うことにより、最大１６画素のラスタの
データをデータ制御部内のレジスタに生成し、フレーム
メモリに書き込むことができる。

フレームメモリのアドレスは、上記１６画素の中では同
一であるため、（Ｘ　ｓ　、　Ｙ　ｓ　）のＸｓの下位
４ビツトを除いた値がフレームメモリアドレス制御部２
４に送出され、更にバス２−１４１によつてフレームメ
モリ５に送られる。

直線展開の時に濃度を変化させる場合は、濃度ＤＤＡ２
３に、更に色情報の変化分ＤＩを表示制御プロセッサに
よってセットし、（Ｘ　ｓ　、　Ｙ　ｓ　）の座標演算
にあわせて Ｉ＝Ｉ＋ＤＩ の計算が行われる。

更に、２プレーンを制御するレンダリングプロセッサの
場合は、■の値が２値として使用されるため、あらかじ
め読み出されているフレームメモリのＺ値との比較が２
比較器２６によって行われ、フレームメモリ側のＺ値が
大きい場合は、対応する画素のマスクをオンとする制御
をマスク制御部２５で行なう。

以上がレンダリングプロセッサの動作の概要であり、以
下、各ブロック単位の動作について詳細に説明する。

第８図はアドレス用ＤＤＡ２２の内部構成を示した図で
ある。

ディスティネーションの（ｘ、ｙ）座標については、良
く知られているＢｒｅｓｅｎｈａｍのＤＤＡアルゴリズ
ムにより、Ｘ、Ｙの中で長い方の軸、長軸を基準として
座標を求める。短軸となったＤＸＩ部あるいはＤＹＩ部
は、短軸の小数点以下の桁上りを計算するＤＸＹＦ部３
３と、桁上りの信号１０３により整数部を順次計算して
いく。長軸となったＤＸＩ部、ＤＹＩ部については常に
＋１ずつされていく。

一方、ソースの（ｘ、ｙ）座標については、ソース画像
はラスク方向にしか移動しないため、Ｘ座標値のみの演
算器を有する。ディスティネーションの長軸を規準とす
るため、Ｘ座標の整数部を演算し、またＹ座標を保持し
ているＳＩ部３０と、Ｘ座標の小数部を演算するＳＦ部
３１によって構成され、小数部から整数部への桁上り信
号１０４によって演算が制御される。

ＤＤＡのアルゴリズムは長軸長ＳＬ、ＢＡＳＥを基準に
一般化すると下記の式であられされる。

Ａ　＝　Ａ　。

５Ｌ−ｉＮＴ＝　（Ａｔ−Ａｏ）ＤＩＶ　　５Ｌ−ＢＡ
ＳＥＳＬＪ４０Ｄ＝　（Ａｔ−Ａｏ）ＭＯＤ　　５Ｌ−
ＢＡＳＥＣＥＲＲ＝ＩＮ　ＥＲＲ−８Ｌ−ＢＡＳＥＮ＝
ＳＬ−ＢＡＳＥ ＷＨｉＬＥ　　Ｎ≠○ Ｄｏ　　ＢＥＧＩＮ ＣＥＲＲ＝ＣＥＲＲ＋２＊５ＬＪＯＤ ｉｆＣＥＲＲンＯＴＨＥＮ　Ａ＝Ａ＋５Ｌ−ｉＮＴ＋Ｉ
ＣＥＲＲ＝ＣＥＲＲ−２＋ＳＬ、、−ＢＡＳＥＥＬＳＥ
　　Ａ＝Ａ＋５Ｌ−ｉＮＴ Ｎ＝Ｎ−１ ＮＤ 上記アルゴリズムは、Ａという値がＡｏがら始まりＳＩ
、ＢＡＳＥ回の更新でＡ１になるＤＤＡを示したもので
ある。ＩＪ’ＥＲＲは、Ａｏが整数の時は０で、小数成
分を有する時は、−Ｓ　ＪＢＡＳＥからＳ　Ｌ−Ｂ　Ａ
　Ｓ　Ｅ　−１の値を取る初期値Ａｏの小数部を示すも
のである。また、ＣＥＲＲは、更新中のＡの小数成分を
示す値である。

このアルゴリズムは、ディスティネーションの（ｘ、ｙ
）座標ソースのＸ座標Ｒ，Ｇ、Ｂ、Ｚの値を求めるＤＤ
Ａ全てに共通であり、第１０図。

第１１図で示される構成となる。

まず小数部ＣＥＲＲを求める回路について説明する。先
ず初期設定として長軸長ＳＬ　　ＢＡＳＥ　、及び他の
軸のＭｏｄｕｌｏ部ＳＬ−ＭＯＤ　、更に小数成分の初
期値Ｉ　ＪＥ　ＲＲが、バス１を介して、表示制御プロ
セッサ１２より与えられる。それぞれのパラメータに対
応したレジスタ１１２，１１１゜１１０は、動作時に使
用するレジスタ１１４゜１１３．１２１と異なった専用
のレジスタが設けられているため、前のコマンドの動作
中に各レジスタの値のセットが可能であり、各セット信
号は、制御部２１からの制御信号１００によって与えら
れる。

１１’ｊＥＲＲについては、通常は、０となっているが
、クリッピング制御により、直線が途中で切断された時
は、直線の格子点を始点とする訳ではなく、ある程度の
ずれが発生するため、その時の補正値をセットするため
のレジスタである。

さて、現在実行中のＤＤＡ演算が終了し、かつ、コマン
ドレジスタへコマンドのセットを表示制御プロセッサ１
２が行うと、制御部２１は、制御信号１００により全て
の初期値レジスタ１１０゜１１１．１１２の内容を、カ
レントなレジスタ１２１．１１３，１１４にセットする
。

その後は、制御信号１００によりＣＥＲＲ１２１の内容
の更新が行われ、上記ＤＤＡ演算式におけるＣＥＲＲの
計算を実行し、桁上げ信号１０３を出力する。

一方、整数部についても、開始点座標、及び、次点への
バイアス値の整数部をそれぞれ５ＴＡＲＩ−ＡＤＲレジ
スタ１３０．５ＬｊＮＴレジスタ１３１にセット後起動
をかけることにより、各レジスタのイ直はカレントなレ
ジスタＣＡＤＲレジスタ１３５、Ｃ３ＬｊＮＴ　　レジ
スタ１３２にセットされる。

その後、小数部の動作に同期して、桁上げ信号１０３に
より、下記の演算を行う。

ＣＡＤＲ＝ＣＡＤＲ＋Ｃ３ＬｊＮＴ＋、Ｃ工Ｎディステ
ィネーション座標（ｘ、ｙ）については、必ず長軸を規
準にするためＣ３ＬｊＮＴ　は０あるいは−１であるが
基本的な動作は同一となる。

以上がアドレス用ＤＤＡ回路２２の詳細な説明である。

濃度用ＤＤＡ２３についても基本的に同一であり、第９
図に示すように整数部６１、小数部６２によって構成さ
れ、アドレス用ＤＤＡ２２で説明したのと同一のハード
ウェアで、濃度値、又はＺ値の演算を行う。

次にデータ制御部２７の構成について説明する。

４個のプロセッサエレメント内に４プレーンを制御する
ため４個のデータ制御部２７−１．２７−２．２７−３
．２７−４を有するが、基本的な構成は同一であるため
、その中の１つについて第１２図により説明する。

イメージの回転などを行うアフィン変換等で、フレーム
メモリよりソース画像が必要な場合は、バス２−１−２
を介してフレームメモリの読出しが行われ、１６画素分
のデータを５ＢＵＦレジスタ１４１にセットする。

表示制御プロセッサからソース画像を与える場合には、
第６図に示したフォーマツ１−に従ってアクセスが行わ
れ、識別信号４１に従ってセレクタ７３０が、制御する
フレームメモリのプレーンに対応する１ビツトをバス１
上のデータから選択し画素信号１１０に出力し、５ＢＵ
Ｆレジスタ１４１にセットする。

セットされたデータは、アドレス用ＤＤＡで生成された
ソースのＸ座標の下位４ビツトと、ディスティネーショ
ンのＸ座標の下位４ビツトを減算器１４３で引き算した
値だけ、バレルシフタ１４２でシフトされる。これは、
ソース画像の１６画素単位の位置とディスティネーショ
ン画像の１６画素単位の位置をあわせ、同一の１６ビツ
トバスにデータを置くための処理である。

シフトされた結果は選択器１４４を介して、ディスティ
ネーションのＸ座標の下位４ビツトをデコードしたビッ
トのみＤＢＵＦレジスタ１４５にセラ１−されるソース
を、濃度用ＤＤＡ２３の出力１０７を使用するコマンド
の時は、パターンデーり１０９に従って、濃度用ＤＤＡ
２３の出力１０７か、背景色を格納するＣＢＡＣＫ−Ｃ
ＯＬレジスタ１４８の出力を選択し、ＤＢＵＦレジスタ
１４５にセットされる。

この時５ＢＵＦレジスタ１４１は、ＳＸの下位４ビツト
から上位への桁上りがあるまで、同一の５ＢＵＦの内容
が使用される。

また、ＤＢＵＦレジスタ１４５に対しては、ディスティ
ネーションのＸ座標の下位４ビツトから上位への桁上り
があるか、又は、ディスティネーションのＹ座標の内容
が変更されるまで、ＤＢＵＦレジスタ１４５へ、画素の
書き込みが行われ、その時、ＤＢＵＦレジスタ１４５の
内容をＲＢＵＦレジスタ１４６にセットする。

以上のような制御をアドレスＤＤＡ回路からの信号１２
１により、制御部２１で行うことにより、フレームメモ
リへのアクセス回路を最小にしながら処理を行うことが
可能で高速化を図ることができる。フレームメモリへの
アクセスはＲＢＵＦレジスタ１４５が上記のように更新
された後、デイステイネ−ジョン画像をＦＭＤＢＵＦレ
ジスタ１５１に読み込み、ＡＬＵＩ５２で演算を行い、
さらにマスク制御部で生成したマスクデータ１０６とを
選択器１５３で選択し、フレームメモリへの書き込みデ
ータ２−１−２とする。マスクデータとの選択は、最近
のデュアルポートメモリが、マスクデータと通常のデー
タをタイムシェアして受は付ける構造になっているため
行うものであり、フレームメモリを構成するデュアルポ
ートメモリのタイミングに合わせて行われる。本選択信
号及び、その発生装置については、割愛する。

一方、背景色をたくわえているレジスタ１４７とプレー
ン単位の書き込みマスクを制御するレジスタ１４９につ
いては、各プレーン単位に１ビツトずつ有し、前者はパ
ターンデータ１０９の０に対応するデータとしてＤＢＵ
Ｆ１４５にセットされ、後者は、ＡＬＵ１５２からの出
力データにかかわらず、該プレーンへの書き込みを全て
マスクするようにそれぞれ選択器５ＥＬＬ　　１４４゜
５ＥＬ３　１５３の制御信号となる。

一方、濃度ＤＤＡよりの濃淡情報１０７は、パターンデ
ータ１０９の１に対応するデータとしてＤＢＵＦ１４５
にセラ１へするよう制御される。

以上がデータ制御部２７の動作である。このようにＤＢ
ＵＦ１４５への画像データの生成と、ＲＢＵＦ１４６以
下のフレームメモリへのアクセスがパイプライン処理さ
れるため、フレームメモリアクセス中に、次の画素情報
をＤＢＵＦレジスタにセットする処理を１６画素のラス
ク分まで繰返して行え、処理の高速化が図れる。

次にマスク制御部２５の動作について第１０図を用いて
説明する。

マスクデータについては、下記のような条件による生成
を考える必要がある。

１）Ｚ比較器の結果、フレームメモリ内の２値の方が大
きい時は、書き込みを禁止するため、マスクデータを生
成する必要がある。このための信号がＺ比較マスク４３
である。

２）破線の直線展開や、ハツチデータのぬりつぶし時に
パターンＯに対応するところは、書き込みを禁止する必
要がある。このための信号がパターンマスク１８４であ
る。

３）ラスクオペレーションのように開始点まで、あるい
は終了点以降を書き込み禁止する必要がある。このため
の信号が、矩形マスク１８５である。

４）ぬりつぶし時に、ぬりつぶしワークに書き込んだデ
ータの中で、偶数番目の１から、奇数番目の１までは、
ぬりつぶさないため、書き込みを禁止する必要がある。

このためのマスク信号が１８６である。

以上４つの場合それぞれに生成されたマスク信号を、Ｍ
ＡＳＫＧ　１８３で合成して、全体のマスク信号１０６
が生成される。

以下では、各個別のマスク信号の生成方法について述べ
る。

１）Ｚマスク信号 Ｚマスク信号についてはレンダリングプロセッサのＺプ
レーン制御プロセッサエレメント４−８．４−９．４−
１０．４−１１によってフレームメモリと書き込むデー
タとの比較を行なったキャリー信号（第１図の信号４４
が各プレーン間の渡り、信号４３が全体の比較結果）を
、各レンダリングプロセッサの２マスク入力信号とする
ことで、マスク信号とすることができる。

キャリー信号の生成方法については、ＺＣＯＭＰ２６の
内容を説明する部分で述べる。

２）パターンマスク信号 バス１を介して与えられたパターン情報は、レジスタ１
７１に一度セットされる。レジスタ１７１と１７２はパ
イプライン制御を行うための２段構成になっており、レ
ジスタ１７１にセットされた内容は実行時にレジスタ１
７２にセットされる。

レジスタ１７２にセットされた内容から、レジスタ１７
７へのセット方法は、データ制御部２７の構成のところ
で述べたソース画像の生成方法を類似しており、以下の
ような動作を行う。

まず、アドレスＤＤＡ部で生成されたソース、ディステ
ィネーションのＸ座標の下位４ビツトの差を減算器１７
５で生成し、その結果でバレルシフタ１７３を制御する
ことで、パターンレジスタ１７２の内容が複数ビットシ
フトされ、バス１８７へ出力される。

選択器１７６は、バス１８７の中で有効なビット位置の
みは、バス１８７側を出力し、それ以外はＭＤＢＵＦレ
ジスタ１７７の出力を選択することで、ＭＤＢＵＦには
、バレルシフトした結果の中の有効面積マスクデータの
みがセットされていく。

上記処理を繰返すことで、ＭＤＢＵＦレジスタ１７７に
は、１タスク１６画素までのマスクデータが生成される
。

生成されたマスクデータは、データ制御部２７でＤＢＵ
Ｆレジスタ１４５から、ＲＢＵＦレジスタ１４６にセッ
トするのと同じタイミングで、ＭＲＢＵＦ　レジスタ１
７８にセットされ、直後にＤＢＵＦレジスタ１４５をク
リアする。

以上の動作により、フレームメモリの１回のアクセスに
対応するパターンマスクデータ１８４が生成できる。

データ制御部２７へのパターンデータ１０９は、バス１
８７のデータを、ドライバ１７４を介して出力する。

３）矩形マスク信号 マスクオペレーションの矩形マスク信号は下記条件で生
成する必要がある。

ｉ）マスクオペレーションの開始時には、ディスティネ
ーションアドレスの下位４ビツトより、左、または右の
各画素に対して書き込まない制御を行うため、マスクし
なければならない。左、右については、ソース画像とデ
ィスティネーション画像の位置関係によって決まる。

ｉｉ）マスクオペレーションの終了時には、ディスティ
ネーションアドレスの下位４ビツトに、更に、残り画素
数を加算、又は減算した値より、右または、左の各画素
に対して書き込まない制御を行うため、マスクしなけれ
ばならない。加、減算、右、左については、ソース画像
とディスティネーション画像の位置関係によって決まる
。

■）マスクオペレーションの画素数が少ない場合は、１
）ｉｉ）の条件が同時に発生するため、両者で生成した
マスクデータをオアして矩形マスクデータとする必要が
ある。

以上の制御をディスティネーションアドレスの下位４ビ
ツト１０２と、制御部からの信号１によって行うのが、
矩形マスク生成部１７９である。

４）ぬりつぶしマスク信号 ぬりつぶしマスク信号については、ワークプレーンを制
御するレンダリングプロセッサで以下のように生成され
る。

ぬりつぶしわくを描画したプレーンの情報２−１−２を
読み出し、１となっているビットを捜し出してＣＦＩＬ
Ｌ　ＭＯＤＥレジスタ１８１の内容に従って、左側画素
から上記１のビットまでをマスクする、あるいはマスク
しないようにデータを生成する。これを繰返すことで、
１６画素分のマスクデータを生成し、バス４５へ出力す
る。

一方、他のプレーンのレンダリングプロセッサは、バス
４５を入力信号として使用し、マスク信号４５をそのま
ま、バス１８６へ出力する。

以上の動作によって、ぬりつぶしマスク信号を生成する
ことができる。

次にＺ比較器２６の内容について説明する。

Ｚ比較は、ＲＢＵＦレジスタ１４６に格納されている１
６ビツトのＺ値と、既にフレームメモリのＺプレーンに
格納されているＺ値とを比較し、前者の値が大きい画素
に対してのみＲＢＵＦレジスタ１４６にセットされてい
る画素を書込むための比較である。

この１６ビツトデータの比較を行うためにプロセッサエ
レメント４−ｉ（ｉ＝８．　　・・、１１）は、１ビッ
ト単位の桁上げ先読み回路を採用しており、伝搬キャリ
ー゛信号１１２は、上記１ビツトの引算の伝搬キャリー
となっている。２比較器２６は、各ビットの伝搬キャリ
ー１１２を入力し、更に下位のプロセッサエレメントか
らのキャリー信号４４ｉから、上位のプロセッサエレメ
ントへのキャリー信号４４０を生成する。

プロセッサエレメント４−８のキャリー信号４４ｉは０
とすることにより、プロセッサエレメント４−１１のキ
ャリー信号４４０は、Ｚ比較した結果となる。このキャ
リー信号４４０が、Ｚ比較結果のマスク信号４３として
、全プロセッサエレメントに接続される。Ｚ比較は、１
６画素について行っており、キャリー信号４４ｉ、４４
ｏ及びマスク信号４３はそれぞれ１６ビツトで構成され
ている。

最後にフレームメモリアドレス制御部２４の構成につい
て第１４図を用いて説明する。

ダブルバッファ他の制御モードを指定するためＤＢＵＦ
レジスタ２１２を有する。

実行時には今までのレジスタと同様に、ＣＤＢＵＦレジ
スタ２１３にコピーされる。

まず、ソース画像の読み出しについては、バス１０２−
１によって指定されたソースアドレスを選択器２１５を
介してＦＭＡＤＲＢＵＦレジスタ２１６にセットする。

この時、レジスタ２１３からの信号２１１によって、ダ
ブルバッファのいずれかを選択することが可能である。

レジスタ２１６にセットされたアドレスは、ダイナミッ
クＲＡＭを制御するため、さらに、行アドレスと列アド
レスに選択器２１７でマルチプレクスされ、バス２−１
−１を介してフレームメモリに送られる。

一方、ディスティネーションアドレスについては、ＤＤ
Ａ回路と、マスクオペレーション回路のパイプライン処
理を行うため、−度、ＤＡＤＲＢＵＦレジスタ２１４に
、アドレスをセットする。その後の動作は、ソースアド
レスによるアクセスと同様である。

以上、レンダリングプロセッサ内部の各部の構成、及び
動作について説明した。

本実施例によれば、複数のプロセッサエレメントのうち
、１つがマスタプロセッサエレメントと特定され、他の
複数のプロセッサエレメントに対し同期信号を出力する
ことにより、全プロセッサエレメントが同時に処理を開
始するため、ブリンク等の処理を行う際にも、画面上の
乱れを防止でき高精度の描画を行うことができる。また
、全プロセッサエレメントが同時に処理を開始すること
により並列処理が可能となり、高速処理を実現できる。

また、一種類のプロセッサエレメントに対し、それぞれ
に識別信号を設定することにより、その識別信号に依存
したオペレーションを行うことが可能となり、同時に個
々のプロセッサエレメントがそれぞれ異なる処理を行う
マルチレンダリングプロセッサシステムを実現すること
ができる。そのため、多種の表示レベル（例えば、２５
６色２次元表示、２５６色３次元表示、１６００万色３
次元表示等）に対し、ハードウェア的には、１種類のプ
ロセッサエレメントの個数を追加し、識別信号を付加す
るだけでその処理を実現でき、拡張性が高い効果がある
。

〔発明の効果〕

本発明によれば、複数のプロセッサエレメントを並列に
設置し、同期しつつ動作させることができ、フレームメ
モリを構成する複数のプレーンに対し、並列に処理を行
うことができるため、画面表示の応答時間の短縮化を実
現できる効果がある。

また、同一構造のＬＳＩをプロセッサエレメントとして
複数個並列に設置し、各プロセッサエレメントに識別端
子を設け、機能分担させているため、画面表示の高機能
化、高精度化に対し、プロセッサニレメン１への個数を
追加し識別端子を設けることだけにより対応することが
でき、拡張性が高い効果がある。

また、高速処理及び画面表示の高機能化、高精度化を実
現できるレンダリングプロセッサを画面表示装置に組み
込んでいるため、画面表示装置の操作性の向上を実現で
きる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のレンダリングプロセッサの
接続関係を示した図、第２図はレンダリング処理機能を
示した図、第３図は全体構成図、第４図は１個のレンダ
リングプロセッサの構成図、第５図は１画素のデータ構
成図、第６図は各種フォーマットのデータ構成図、第７
図は同期信号の発生タイミングを示した図、第８図ない
し第１４図は第１図の各ブロックについてその詳細を示
した図である。 １・・・各種信号線群から構成されるバス、３・・・各
プレーンとＣＲＴを接続するバス、４−１・・・ワーク
プレーン用プロセッサエレメント、５−トワークプレー
ン、１５・・・ＣＲＴ、４１・・識別信号、４２・・・
同期信号、４３・・マスク信号、４４・・・キヤ茅　ｌ
　固 茅２　図 笑ニヅト

Claims (1)

1. 【特許請求の範囲】 １、表示制御プロセッサからの信号を処理し、少なくと
   もフレームメモリ上に画素データを書き込むものにおい
   て、上記表示制御プロセッサからの信号を並列処理する
   複数のプロセッサエレメントと、該複数のプロセッサエ
   レメント間の処理を同期させる同期手段を備えたことを
   特徴とするレンダリングプロセッサ。 ２、特許請求の範囲第１項において、前記フレームメモ
   リは役割の異なる数種のプレーンから成り、前記プロセ
   ッサエレメントは、少なくとも上記役割の異なるプレー
   ン単位別に設けたことを特徴とするレンダリングプロセ
   ッサ。 ３、表示制御プロセッサからの信号を処理し、少なくと
   もフレームメモリ上に画素データを書き込むものにおい
   て、上記表示制御プロセッサからの信号を並列処理する
   複数のプロセッサエレメントから成るレンダリングプロ
   セッサを設け、上記複数のプロセッサエレメントは同じ
   タイミングで処理を開始することを特徴とするレンダリ
   ングプロセッサ。 ４、表示制御プロセッサからの信号を処理し、多数のプ
   レーンから成るフレームメモリに対して、画素データの
   読み込み及び書き込みを行うものにおいて、上記多数の
   プレーンを１つ又は複数のプレーンに配分し、該配分し
   たプレーン単位間で同期しつつ、画素データの読み込み
   及び書き込みを行う複数のプロセッサエレメントを備え
   たことを特徴とするレンダリングプロセッサ。 ５、特許請求の範囲第４項において、前記プレーン単位
   は、Ｒプレーン、Ｇプレーン、Ｂプレーン及びＺプレー
   ンから成り、これら各プレーン別に専用のプロセッサエ
   レメントを配置したことを特徴とするレンダリングプロ
   セッサ。 ６、表示制御プロセッサからの信号を処理し、役割が異
   なる数種のプレーンから構成されるフレームメモリに対
   し並列処理を行う複数個のプロセッサエレメントよりな
   るレンダリングプロセッサであつて、上記複数個のプロ
   セッサエレメントは、同一構造を有するＬＳＩであり、
   表示制御プロセッサからの信号に対し上記各プロセッサ
   エレメントが担当するプレーンを特定し且つ個別にデー
   タ制御を行う担当プレーンを指示する識別端子を設けた
   ことを特徴とするレンダリングプロセッサ。 ７、表示画面上に画像を表示させるため、役割が異なる
   数種のプレーンから成るフレームメモリに対し、少なく
   とも画素の読み込み及び書き込みを行える並列に設置さ
   れた複数のプロセッサエレメントより構成されるレンダ
   リングプロセッサであつて、フレームメモリを構成する
   上記役割が異なる数種のプレーンは、その役割毎のプレ
   ーン単位に更に複数のプレーンを有し、上記複数のプロ
   セッサエレメントはそれぞれ並列に接続された複数のデ
   ータ制御部を有し、該各データ制御部は識別信号により
   処理するプレーンが特定され、複数のデータ制御部が同
   期信号を入力することにより並列処理を行うことを特徴
   とするレンダリングプロセッサ。 ８、複数のプレーンから成るフレームメモリに対して、
   少なくとも画素データの読み込み及び書き込みを行う複
   数のプロセッサエレメントより構成されるレンダリング
   プロセッサにおいて、上記複数のプロセッサエレメント
   は識別信号を入力する識別端子を有し、該識別信号によ
   りマスタプロセッサエレメントと特定された１のプロセ
   ッサエレメントは、他のスレーブプロセッサエレメント
   に対し同期信号を出力し、上記他のスレーブプロセッサ
   が上記同期信号を入力することにより、上記複数のプロ
   セッサエレメントが並列に処理を行うことを特徴とする
   レンダリングプロセッサ。 ９、キーボードと、該キーボードとの間の入出力を行う
   入出力装置と、該入出力装置からのデータを入力し、所
   定のプログラムに従つて表示制御プロセッサとデータ交
   信するＣＰＵとを備えたものにおいて、上記表示制御プ
   ロセッサからの信号を並列処理する複数のプロセッサエ
   レメントと、フレームメモリに対し、上記複数のプロセ
   ッサエレメントを同期しつつ処理を実行させる同期手段
   とを有するレンダリングプロセッサを備えたことを特徴
   とする画面表示装置。