JPH01175660A - マルチプロセッサシステム - Google Patents
マルチプロセッサシステムInfo
- Publication number
- JPH01175660A JPH01175660A JP62334484A JP33448487A JPH01175660A JP H01175660 A JPH01175660 A JP H01175660A JP 62334484 A JP62334484 A JP 62334484A JP 33448487 A JP33448487 A JP 33448487A JP H01175660 A JPH01175660 A JP H01175660A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- processing elements
- processing element
- processing
- multiprocessor system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 claims abstract description 73
- 230000006854 communication Effects 0.000 claims abstract description 9
- 238000004891 communication Methods 0.000 claims abstract description 9
- 238000012546 transfer Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 2
- 235000010627 Phaseolus vulgaris Nutrition 0.000 description 1
- 244000046052 Phaseolus vulgaris Species 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002689 soil Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、マルチプロセッサシステムに関する。
従来の技術
従来のマルチプロセッサシステムについて、ネットワー
ク構成図を参照して説明する。
ク構成図を参照して説明する。
第３図は、２の１乗、つまり一例として基数２の場合の
ネットワーク部分構成図を示し、第４図はｎ＝４の場合
のネットワーク全体構成図を示す。
ネットワーク部分構成図を示し、第４図はｎ＝４の場合
のネットワーク全体構成図を示す。
これらの図において、２６〜３２及び３９〜５４はプロ
セッシングエレメント、３３〜３８は双方向通信路を示
す。
セッシングエレメント、３３〜３８は双方向通信路を示
す。
この従来例は、一般にハイパーキューブと呼ばれている
ものである。Ｎ個（＝２１）のプロセッシングエレメン
トの中の任意のプロセッシングエレメント（Ｐ１、
Ｐ２． ・・・、 Ｐｎ）がプロセッシングエレメ
ント（Ｑｌ、 Ｑ２． ・・・＋ Ｑｒ＋）と通
信を行なう場合（但し、Ｐｉ及びＱｌはＯかｌ）、送り
先の各ビット情報に一致する方向へをメツセージを転送
することにより可能となる。即ち、プロセッシングエレ
メント（Ｐ１、 Ｐ２． ・・・、、Ｐｎ）と（Ｑ
ｌ、 Ｑ２． ・・・ｌ Ｑｎ）の異なるビット
をｌプロセッシングエレメント間の転送により１ビツト
づつ変えて最終的に（Ｑｌ、 Ｑ２． ・・・＋
Ｑｎ）に到達する。
ものである。Ｎ個（＝２１）のプロセッシングエレメン
トの中の任意のプロセッシングエレメント（Ｐ１、
Ｐ２． ・・・、 Ｐｎ）がプロセッシングエレメ
ント（Ｑｌ、 Ｑ２． ・・・＋ Ｑｒ＋）と通
信を行なう場合（但し、Ｐｉ及びＱｌはＯかｌ）、送り
先の各ビット情報に一致する方向へをメツセージを転送
することにより可能となる。即ち、プロセッシングエレ
メント（Ｐ１、 Ｐ２． ・・・、、Ｐｎ）と（Ｑ
ｌ、 Ｑ２． ・・・ｌ Ｑｎ）の異なるビット
をｌプロセッシングエレメント間の転送により１ビツト
づつ変えて最終的に（Ｑｌ、 Ｑ２． ・・・＋
Ｑｎ）に到達する。
例えば、プロセッシングエレメント（１，０゜０）がプ
ロセッシングエレメント（０，１，１）へメツセージを
転送する場合、まずプロセッシングエレメントｌ、０．
Ｏ）へ転送し、次にプロセッシングエレメント（０，ｊ
ｌ、 Ｏ）に転送し、最後にプロセッシングニレメン
）（０，１，土）へ転送することにより完了する。従っ
て、プロセッシングエレメント（Ｐ１、 Ｐ２．
・・・、Ｐｎ）と（Ｑｌ、 Ｑ２． ・・・、Ｑｎ
）の全ビットが異なっていればｎ回の転送が必要となる
。
ロセッシングエレメント（０，１，１）へメツセージを
転送する場合、まずプロセッシングエレメントｌ、０．
Ｏ）へ転送し、次にプロセッシングエレメント（０，ｊ
ｌ、 Ｏ）に転送し、最後にプロセッシングニレメン
）（０，１，土）へ転送することにより完了する。従っ
て、プロセッシングエレメント（Ｐ１、 Ｐ２．
・・・、Ｐｎ）と（Ｑｌ、 Ｑ２． ・・・、Ｑｎ
）の全ビットが異なっていればｎ回の転送が必要となる
。
つまり、任意のプロセッシングエレメント同志が通信を
する場合、最大ｎ回の転送が必要となり、かつ配線は各
プロセッシングエレメントにｎ本必要となる。
する場合、最大ｎ回の転送が必要となり、かつ配線は各
プロセッシングエレメントにｎ本必要となる。
すなわち一般に、Ｎ（＝２’）個のプロセッシングエレ
メントを有するマルチプロセッサシステムでは、最大転
送回数は（ｌｏｇ（Ｎ）／ｌｏｇ（２）） （＝ ｎ
）回、配線は（（ｌｏｇ（Ｎ）／ｌｏｇ（２）） Ｘ
ｒｌ （＝ｎＸＮ）本必要となる。
メントを有するマルチプロセッサシステムでは、最大転
送回数は（ｌｏｇ（Ｎ）／ｌｏｇ（２）） （＝ ｎ
）回、配線は（（ｌｏｇ（Ｎ）／ｌｏｇ（２）） Ｘ
ｒｌ （＝ｎＸＮ）本必要となる。
これを任意のＲ（〉１の整数）について考えると、最大
転送は（ｌｏｇ（Ｎ）／ｌｏｇ（Ｒ）） （＝ ｎ
）回の転送と＜ （ｌｏｇ（Ｎ）／ｌｏＩ！、（Ｒ））
ＸＮ） （＝ｎＸＮ）本の配線が必要となる。
転送は（ｌｏｇ（Ｎ）／ｌｏｇ（Ｒ）） （＝ ｎ
）回の転送と＜ （ｌｏｇ（Ｎ）／ｌｏＩ！、（Ｒ））
ＸＮ） （＝ｎＸＮ）本の配線が必要となる。
発明が解決しようとする問題点
従来のマルチプロセッサシステムでは、Ｒ個のプロセッ
シングエレメント間て通信する場合、最大ｎ回で転送を
終了しようとすれば、配線はＮＸＩＯｇ（Ｎ）Ｘ （Ｒ
−１）に比例した数だけ必要となり極めて多くなる。本
発明は、かかる問題点に鑑み、配線がＮＸＲに比例した
数だけですむマルチプロセッサシステムを提供すること
を目的としている。
シングエレメント間て通信する場合、最大ｎ回で転送を
終了しようとすれば、配線はＮＸＩＯｇ（Ｎ）Ｘ （Ｒ
−１）に比例した数だけ必要となり極めて多くなる。本
発明は、かかる問題点に鑑み、配線がＮＸＲに比例した
数だけですむマルチプロセッサシステムを提供すること
を目的としている。
問題点を解決するための手段
前記問題点を解決するために、本発明は、主たる処理要
素として、Ｒ（≧２）を基数としＲｎ（ｎ≧１）個のプ
ロセッシングエレメントと、前記プロセッシングエレメ
ントの中の第（ＰＪ、 Ｐ２． ・” ”＋ Ｐ
’＋ ・・・ＨＰ ｎ−１，Ｐ ｒｔ ）番目の先頭
から第ｉ番目の１ビツトＰｉ（１≦ｉｓｎ＞に関して、
このプロセッシングエレメントの各１ビツトを全ビット
にわたって、右または左にサイクリックに１ビットシフ
トし且つその先頭から第ｉ番目のｌビットＱｉの値がＯ
から（Ｒ−１）までのＲ個の値をとるＲ個のプロセッシ
ングエレメントと前記第（Ｐ１、 Ｐ２． ・・・
、Ｐｉ、・・・、 ｐｉ、 ｅ ＊ ＊、 Ｐｎ
−１゜Ｐｎ）番目のプロセッシングエレメントとが各々
情報を交換するための通信路を有することを特徴とする
マルチプロセッサシステムである。
素として、Ｒ（≧２）を基数としＲｎ（ｎ≧１）個のプ
ロセッシングエレメントと、前記プロセッシングエレメ
ントの中の第（ＰＪ、 Ｐ２． ・” ”＋ Ｐ
’＋ ・・・ＨＰ ｎ−１，Ｐ ｒｔ ）番目の先頭
から第ｉ番目の１ビツトＰｉ（１≦ｉｓｎ＞に関して、
このプロセッシングエレメントの各１ビツトを全ビット
にわたって、右または左にサイクリックに１ビットシフ
トし且つその先頭から第ｉ番目のｌビットＱｉの値がＯ
から（Ｒ−１）までのＲ個の値をとるＲ個のプロセッシ
ングエレメントと前記第（Ｐ１、 Ｐ２． ・・・
、Ｐｉ、・・・、 ｐｉ、 ｅ ＊ ＊、 Ｐｎ
−１゜Ｐｎ）番目のプロセッシングエレメントとが各々
情報を交換するための通信路を有することを特徴とする
マルチプロセッサシステムである。
作用
プロセッシングエレメント間の配Ｉｇｊｌを減らす。
実施例
本発明は、前記従来の欠点に鑑み、ＮＸＲに比例したの
配線量で従来例と同様の転送性能が得られることに着目
したものである。
配線量で従来例と同様の転送性能が得られることに着目
したものである。
こめ実施例のＮ＝２のｎ乗、つまり基数２の場合のネッ
トワーク部分構成図を第１図に示し、ｎ＝４の場合のネ
ットワーク全体構成図を第２図に示す。これらの図にお
いて、１〜５及び１０〜２５はプロセッシングエレメン
ト、６〜９は単方向通信路を示す。
トワーク部分構成図を第１図に示し、ｎ＝４の場合のネ
ットワーク全体構成図を第２図に示す。これらの図にお
いて、１〜５及び１０〜２５はプロセッシングエレメン
ト、６〜９は単方向通信路を示す。
Ｎ個のプロセッシングエレメントの中の第（Ｐｌ、 Ｐ
２． ・・・、Ｐｎ）番目のプロセッシングエレメン
トが第（Ｑｌ、 Ｑ２． ・・・、 Ｑｎ）番目
のプロセッシングエレメントと通信を行なう場合（但し
、Ｐｉ及びＱｉ（ｉｏかＩ）、送り先の先頭３項と自分
のプロセッシングエレメント番号の末尾３項が一致する
とき、つまり、現在メツセージが第（Ｐｌ、 ｒ’２．
・・ｓ、 Ｐｎ−２，０，１）番目のプロセッシ
ングエレメントにあって、送り先が第（０，１゜Ｑ３．
Ｑ４． ・・・、 Ｑｎ）番目のプロセッシング
エレメントならば、メツセージをまず第（Ｐ２．・・・
、Ｐロー２． ０． １． Ｑ３）番目のプロセッシ
ングエレメントへ転送し、これを順次繰り返し転送する
ことにより可能となる。
２． ・・・、Ｐｎ）番目のプロセッシングエレメン
トが第（Ｑｌ、 Ｑ２． ・・・、 Ｑｎ）番目
のプロセッシングエレメントと通信を行なう場合（但し
、Ｐｉ及びＱｉ（ｉｏかＩ）、送り先の先頭３項と自分
のプロセッシングエレメント番号の末尾３項が一致する
とき、つまり、現在メツセージが第（Ｐｌ、 ｒ’２．
・・ｓ、 Ｐｎ−２，０，１）番目のプロセッシ
ングエレメントにあって、送り先が第（０，１゜Ｑ３．
Ｑ４． ・・・、 Ｑｎ）番目のプロセッシング
エレメントならば、メツセージをまず第（Ｐ２．・・・
、Ｐロー２． ０． １． Ｑ３）番目のプロセッシ
ングエレメントへ転送し、これを順次繰り返し転送する
ことにより可能となる。
例えば、プロセッシングエレメント（１，０゜０）がプ
ロセッシングエレメント（ｎ、 １． １）へメツセ
ージを転送する場合を以下で説明する。
ロセッシングエレメント（ｎ、 １． １）へメツセ
ージを転送する場合を以下で説明する。
ｌ）プロセッシングエレメント０１． １． １）の第
１項のみに着目すれば、 ■まずプロセッシングエレメント（０，０゜ｆ：Ｌ）へ
転送し１ビツトをあわせる。
１項のみに着目すれば、 ■まずプロセッシングエレメント（０，０゜ｆ：Ｌ）へ
転送し１ビツトをあわせる。
■次に第２項に着目してプロセッシングニレメン） （
０，ｎ、工）に転送する。
０，ｎ、工）に転送する。
■更に、第３項に着目してプロセッシングエレメント（
ｎ、 １．工）に転送する。
ｎ、 １．工）に転送する。
従ってこの例では従来のハイパーキューブの場合の３回
の転送回数と同一である。ここで、このように到達プロ
セッシングエレメントの１ビツトのみに着目すれば、Ｎ
個のプロセッシングエレメントの中の第（Ｐ１、 Ｐ
２． ・・・、Ｐｎ）番目のプロセッシングエレメン
トが第（Ｑｌ、 Ｑ２． ・・・。
の転送回数と同一である。ここで、このように到達プロ
セッシングエレメントの１ビツトのみに着目すれば、Ｎ
個のプロセッシングエレメントの中の第（Ｐ１、 Ｐ
２． ・・・、Ｐｎ）番目のプロセッシングエレメン
トが第（Ｑｌ、 Ｑ２． ・・・。
Ｑｎ）番目のプロセッシングエレメントと通信を行なう
場合（但し、Ｐｉ及びＱｉは０かｌ）は、任意のプロセ
ッシングエレメント間の転送なは必ずｎ回の転送が必要
となり、転送回数が均一化される。
場合（但し、Ｐｉ及びＱｉは０かｌ）は、任意のプロセ
ッシングエレメント間の転送なは必ずｎ回の転送が必要
となり、転送回数が均一化される。
また、上記の例に於て、
２）送り手のプロセッシングエレメント（１゜Ｏ，！：
Ｌ＞の第３項目と受は手のプロセッシングエレメント（
ｆｌ、 ｌ、 １）の第１項目が同一であることに
若目し、この受は手の第２項に着目して、■まずプロセ
ッシングエレメント（０，ｆｌ。
Ｌ＞の第３項目と受は手のプロセッシングエレメント（
ｆｌ、 ｌ、 １）の第１項目が同一であることに
若目し、この受は手の第２項に着目して、■まずプロセ
ッシングエレメント（０，ｆｌ。
１）へ転送し２ビツトをあわせる。
■次に第３項に着目してプロセッシングエレメント（豆
、土、１）に到達する。
、土、１）に到達する。
従ってこの場合は従来のハイパーキューブの場合の３回
の転送回数よりも１回転送回数が少ない。
の転送回数よりも１回転送回数が少ない。
つまり、受は手の先頭のｊ項（≧１）と送り手のプロセ
ッシングエレメント番号の末尾のｊ項が一致するときは
一般に転送回数はｎ回よりも少なくなる。
ッシングエレメント番号の末尾のｊ項が一致するときは
一般に転送回数はｎ回よりも少なくなる。
また、送り先の先頭３個のようにプロセッシングエレメ
ント番号の割り当て方によっては、最後尾要素が通信先
にならない場合も考えられる。しかし、最後尾要素が通
信先になるように最割り当てをすることにより本発明と
同じ内容となる。
ント番号の割り当て方によっては、最後尾要素が通信先
にならない場合も考えられる。しかし、最後尾要素が通
信先になるように最割り当てをすることにより本発明と
同じ内容となる。
以上の説明によって明らかなように、Ｒ個のプロセッシ
ングエレメント間で通信する場合、最大ｎ回で転送を終
了しようとすれば、配線はＮＸＩｏｇ （Ｎ） Ｘ （
Ｒ−１）に比例した数だけ必要となフていたものが、本
発明によれば、ＮＸＲに比例した数だけですむ。これは
本発明が、各プロセッシングエレメントの転送による置
換可能な特定ビット（この例では最後尾ｌビットが例）
と、この特定ビットを１ビットシフトした各プロセッシ
ングエレメント閏で少ない結合をもつことによりはじめ
て可能となるものである。即ち、この特定ビットと互い
にビットシフトしたプロセッシングエレメント間の結合
構造が本発明の大きなポイントである。
ングエレメント間で通信する場合、最大ｎ回で転送を終
了しようとすれば、配線はＮＸＩｏｇ （Ｎ） Ｘ （
Ｒ−１）に比例した数だけ必要となフていたものが、本
発明によれば、ＮＸＲに比例した数だけですむ。これは
本発明が、各プロセッシングエレメントの転送による置
換可能な特定ビット（この例では最後尾ｌビットが例）
と、この特定ビットを１ビットシフトした各プロセッシ
ングエレメント閏で少ない結合をもつことによりはじめ
て可能となるものである。即ち、この特定ビットと互い
にビットシフトしたプロセッシングエレメント間の結合
構造が本発明の大きなポイントである。
また、本実施例では一例として基数Ｒとして各プロセッ
シングエレメントの最後尾の１ビツトに関して示したが
、これは必ずしも最後尾ビットの限るものではない。即
ち、任意のプロセッシングエレメント第（Ｐ１、 Ｐ
２． ・・・、Ｐｉ、 ・◆・Ｐｎ−１，Ｐｎ）番
目のいずれか先頭から第賞番目の１ピツ）Ｐｉ（１≦１
ｎｎ）に関して、このプロセッシングエレメントの各１
ビツトを全ビットにわたって、右または左にサイクリッ
クに１ビットシフトし且つその先頭から第１番目のｌビ
ットＱ１のｉｌσがＯから（Ｒ−１）までのＲ個の値を
とるＲ個のプロセッシングエレメントと各々情報を交換
するための通信路を有するものである。
シングエレメントの最後尾の１ビツトに関して示したが
、これは必ずしも最後尾ビットの限るものではない。即
ち、任意のプロセッシングエレメント第（Ｐ１、 Ｐ
２． ・・・、Ｐｉ、 ・◆・Ｐｎ−１，Ｐｎ）番
目のいずれか先頭から第賞番目の１ピツ）Ｐｉ（１≦１
ｎｎ）に関して、このプロセッシングエレメントの各１
ビツトを全ビットにわたって、右または左にサイクリッ
クに１ビットシフトし且つその先頭から第１番目のｌビ
ットＱ１のｉｌσがＯから（Ｒ−１）までのＲ個の値を
とるＲ個のプロセッシングエレメントと各々情報を交換
するための通信路を有するものである。
ここで、このＲ個のプロセッシングエレメントとは以下
の２種類である。
の２種類である。
１）（Ｐ２．Ｐ３．−−−、ＱＬ −” ｚ Ｐｎ
。
。
ＰＩ）番目（Ｑｉ ＝Ｏ〜（Ｒ−１））のＲ個のプロセ
ッシングエレメント。
ッシングエレメント。
２）（Ｐｎ、ｐｌ、ｓｅａ、Ｑｔ＋ ｓｅｅ、Ｐｎ−
２，Ｐｎ−１）番目（Ｑ ｉ ＝０〜（Ｒ−１））のＲ
個のプロセッシングエレメント。
２，Ｐｎ−１）番目（Ｑ ｉ ＝０〜（Ｒ−１））のＲ
個のプロセッシングエレメント。
発明の効果
以上本発明により、マルチプロセッサシステムに於て最
大ｎ回の転送回数を保持しながら且つ各プロセッシング
エレメント間の通信手段を少なくすることができる。従
って、マルチプロセッサシステムを実現するうえでの大
きな問題となる配線問題に１つの解決を与えるものとし
てきわめて工業的価値は大きい。
大ｎ回の転送回数を保持しながら且つ各プロセッシング
エレメント間の通信手段を少なくすることができる。従
って、マルチプロセッサシステムを実現するうえでの大
きな問題となる配線問題に１つの解決を与えるものとし
てきわめて工業的価値は大きい。
第１図は、本発明のマルチプロセッサシステムのＮ＝２
のｎ乗、つまり基数２の場合のネットワーク部分構成図
、第２図は、ｎ＝４の場合のネットワーク全体構成図、
第３Ｕ！！′Ｉは、従来のマルチプロセッサシステムの
Ｎ＝２のｎ乗、つまり基数２の場合のネットワーク部分
構成図、第４図は、ｎ＝４の場合のネットワーク全体構
成図である。 １〜５．１０〜２５・・・プロセッシングエレメント、
６〜９・・・単方向通信路。 代理人の氏名 弁理士 中圧敬具 はか１名第１図 第 ２ 図
のｎ乗、つまり基数２の場合のネットワーク部分構成図
、第２図は、ｎ＝４の場合のネットワーク全体構成図、
第３Ｕ！！′Ｉは、従来のマルチプロセッサシステムの
Ｎ＝２のｎ乗、つまり基数２の場合のネットワーク部分
構成図、第４図は、ｎ＝４の場合のネットワーク全体構
成図である。 １〜５．１０〜２５・・・プロセッシングエレメント、
６〜９・・・単方向通信路。 代理人の氏名 弁理士 中圧敬具 はか１名第１図 第 ２ 図
Claims (1)
- 主たる処理要素として、Ｒ（≧２）を基数としＲ＾ｎ（
ｎ≧１）個のプロセッシングエレメントと、前記プロセ
ッシングエレメントの中の第（Ｐ１、Ｐ２、・・・、Ｐ
ｉ、・・・、Ｐｎ−１、Ｐｎ）番目の先頭から第１番目
の１ビットＰｉ（１≦ｉ≦ｎ）に関して、このプロセッ
シングエレメントの各１ビットを全ビットにわたって、
右または左にサイクリックに１ビットシフトし且つその
先頭から第ｉ番目の１ビットＱｉの値が０から（Ｒ−１
）までのＲ個の値をとるＲ個のプロセッシングエレメン
トと前記第（Ｐ１、Ｐ２、・・・、Ｐｉ、・・・、Ｐｎ
−１、Ｐｎ）番目のプロセッシングエレメントとが各々
情報を交換するための通信路を有することを特徴とする
マルチプロセッサシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334484A JPH01175660A (ja) | 1987-12-29 | 1987-12-29 | マルチプロセッサシステム |
| US07/291,209 US5060141A (en) | 1987-12-29 | 1988-12-28 | Multiprocessor system having unidirectional communication paths |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62334484A JPH01175660A (ja) | 1987-12-29 | 1987-12-29 | マルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175660A true JPH01175660A (ja) | 1989-07-12 |
Family
ID=18277910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62334484A Pending JPH01175660A (ja) | 1987-12-29 | 1987-12-29 | マルチプロセッサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5060141A (ja) |
| JP (1) | JPH01175660A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9606833D0 (en) * | 1996-03-30 | 1996-06-05 | Int Computers Ltd | Multi-processor system |
| US6691193B1 (en) * | 2000-10-18 | 2004-02-10 | Sony Corporation | Efficient bus utilization in a multiprocessor system by dynamically mapping memory addresses |
| US20070124565A1 (en) * | 2003-06-18 | 2007-05-31 | Ambric, Inc. | Reconfigurable processing array having hierarchical communication network |
| US8230178B2 (en) * | 2005-02-10 | 2012-07-24 | International Business Machines Corporation | Data processing system and method for efficient coherency communication utilizing coherency domain indicators |
| US20060176890A1 (en) * | 2005-02-10 | 2006-08-10 | International Business Machines Corporation | Data processing system, method and interconnect fabric for improved communication in a data processing system |
| US7380102B2 (en) * | 2005-09-27 | 2008-05-27 | International Business Machines Corporation | Communication link control among inter-coupled multiple processing units in a node to respective units in another node for request broadcasting and combined response |
| US7818388B2 (en) * | 2005-10-07 | 2010-10-19 | International Business Machines Corporation | Data processing system, method and interconnect fabric supporting multiple planes of processing nodes |
| US8495308B2 (en) * | 2006-10-09 | 2013-07-23 | International Business Machines Corporation | Processor, data processing system and method supporting a shared global coherency state |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4325120A (en) * | 1978-12-21 | 1982-04-13 | Intel Corporation | Data processing system |
| DE3170688D1 (en) * | 1980-04-09 | 1985-07-04 | Agfa Gevaert Nv | Sheet receiving and storage apparatus |
| US4533993A (en) * | 1981-08-18 | 1985-08-06 | National Research Development Corp. | Multiple processing cell digital data processor |
| US4553203A (en) * | 1982-09-28 | 1985-11-12 | Trw Inc. | Easily schedulable horizontal computer |
| US4740894A (en) * | 1985-09-27 | 1988-04-26 | Schlumberger Systems And Services, Inc. | Computing processor with memoryless function units each connected to different part of a multiported memory |
| US4943909A (en) * | 1987-07-08 | 1990-07-24 | At&T Bell Laboratories | Computational origami |
-
1987
- 1987-12-29 JP JP62334484A patent/JPH01175660A/ja active Pending
-
1988
- 1988-12-28 US US07/291,209 patent/US5060141A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5060141A (en) | 1991-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5170482A (en) | Improved hypercube topology for multiprocessor computer systems | |
| JP3477584B2 (ja) | ロジックシステム | |
| JPH05151181A (ja) | 並列計算機およびその全対全通信方法 | |
| JPH01175660A (ja) | マルチプロセッサシステム | |
| US7239606B2 (en) | Scalable configurable network of sparsely interconnected hyper-rings | |
| US6456838B1 (en) | Generic approach to generating permutations for all-to-all personalized exchange for self-routing multistage interconnection networks | |
| US11620501B2 (en) | Neural network apparatus | |
| Boehm et al. | Adaptive routing techniques for distributed communications systems | |
| SE456793B (sv) | Digitaltelekommunkationssystem foer faelt med digitalt kodade data i ett flertal kanaler | |
| JP2509947B2 (ja) | ネットワ−ク制御方式 | |
| US6456620B1 (en) | Method and apparatus for constructing a latin square matrix for network communication | |
| Seo et al. | The composite banyan network | |
| GB2424503A (en) | Active memory device including a processor array | |
| Smith et al. | Use of the augmented data manipulator multistage network for SIMD machines | |
| US4714922A (en) | Interconnection networks | |
| Bermond et al. | Optimal sequential gossiping by short messages | |
| JP3532102B2 (ja) | 間接ローテータグラフネットワーク及び間接ローテータグラフネットワークにおける伝送経路の設定方法 | |
| McMILLEN et al. | Dynamic rerouting tag schemes for the augmented data manipulator network | |
| Ho et al. | An efficient algorithm for Gray-to-binary permutation on hypercubes | |
| JP2020046821A (ja) | ニューラルネットワーク装置 | |
| Das et al. | A new topology with odd degree for multiprocessor systems | |
| JPS63217462A (ja) | ２次元メッシュ・アレイの処理要素 | |
| Brebner | Highly reconfigurable communication protocol multiplexing element for SCOPH | |
| JPS6130827A (ja) | キ−配送方式 | |
| Csoppenszky et al. | Efficient distributed routing algorithms for a synchronous circuit-switched hypercube |