JPH01170037A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特Ｋ、テープキャリアパッ
ケージを使用したメモリモジュールに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to a memory module using a tape carrier package.
半導体素子の組込技術の−っに、テープキャリア方式が
ある。この方式は、フィルムキャリアあるいはＴ Ａ
Ｂ （Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ
）方式などとも称されている。この方式は、長尺のス
プロケットホール（パー７オレーシ冒ンホール）付きの
樹脂製テープに半導体素子を連続的に組込んでいく方法
で、当該テープキャリアは、半導体素子（チップ）の電
極配置に合せたリードパターンが、スズロケットホール
とデバイスホールな持つ樹脂フィルム上に形成されたも
ので、例えば、接着剤付きポリイミドフィルムを適宜−
にスリットし、それに送り用のスプロケットホールとチ
ップを組込みするためのデバイスホールとをパッチング
し、銅箔をラミネートシ、ホトレジスト技術。One of the technologies for integrating semiconductor devices is the tape carrier method. This method uses a film carrier or T A
B (Tape Automated Bonding
) method. In this method, semiconductor elements are successively assembled into a resin tape with long sprocket holes (par 7 oleander holes). A lead pattern is formed on a resin film that has a tin rocket hole and a device hole.
A sprocket hole for feeding and a device hole for incorporating the chip are patched into it, and copper foil is laminated using photoresist technology.
エツチング技術を用いて所望のリードパターンを形成す
る工程を経て製せられる。It is manufactured through a process of forming a desired lead pattern using etching technology.
従来のテープキャリアにあっては、１品種ルイアウトと
なっており、同じリードパターンを持っているために同
品種のテープキャリアを重ねて実装用基板に実装しよう
としても実装することができない。Conventional tape carriers are manufactured in one type and have the same lead pattern, so even if tape carriers of the same type are stacked and attempted to be mounted on a mounting board, they cannot be mounted.
そのため、高密度に実装しようとしたら、実装用基板上
に同品種のテープ中ヤリアを並べて配設することが必要
となり、高密度実装化を妨げ、また、プリント配線基板
などの実装用基板表面の配線な複雑化させ、断線なども
生じ易くなり、その信頼性を低下させることＫなる。Therefore, if high-density mounting is attempted, it is necessary to arrange tape carriers of the same type on the mounting board, which hinders high-density mounting and also reduces the surface area of the mounting board such as a printed wiring board. This complicates the wiring, makes wire breakage more likely to occur, and reduces its reliability.
なお、当該テープキャリアについて述べた文献の例とし
ては、マツフグロラーヒルブックカンパニージャパン（
Ｍｅ Ｇｒａｗ−Ｈｉ ｌ Ｉ Ｂｏｏｋ Ｃｏｍｐａ
ｎｙＪａｐａｎ ）社刊１９８３年コピーライトｒＶＬ
ｓＩＴＥＣＨＮＯＬＯＧＹＪ ｐ ５５８があげられる
。An example of a document describing the tape carrier is Matsuf Glorer Hill Book Company Japan (
Me Graw-Hi l Book Compa
nyJapan) Co., Ltd. 1983 Copyright rVL
sITECHNOLOGYJ p 558.
本発明は、テープキャリアを高密度に実装可能な技術を
提供することを目的とする。An object of the present invention is to provide a technology that allows tape carriers to be mounted at high density.
本発明はまた。モジュールにおいて、コンパクトであっ
ても、大容量化を達成できる技術を提供することを目的
とする◎
本発明は、さらに当該テープキャリアを用いたモジエー
ルにおいて、小型化を図るとともに、その厚さを低減す
ることのできる技術を提供することを目的とする。The present invention also includes: The purpose of the present invention is to provide a technology that can achieve large capacity even in a compact module.◎ The present invention further aims to reduce the size and thickness of a module using the tape carrier. The purpose is to provide technology that can.
本発明の前記ならびＫそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかくなるであ
ろう。The above and other objects and novel features of the present invention are:
It will become clear from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
本発明では、実装用基板であるマザーボードに溝部（キ
ャビティ部）を溝膜し、当該溝部に重ね実装したテープ
キャリアパッケージを収納するよ５に−ｉる。このテー
プキャリアパッケージの重ね実装は、当該重ね実装しよ
うとするーまたは二以上の当該パッケージのリードパタ
ーンを重ね実装可能に変更するととＫより行う。In the present invention, a groove portion (cavity portion) is formed on a motherboard, which is a mounting substrate, and the tape carrier package stacked and mounted is housed in the groove portion. This stacking of tape carrier packages is performed from K when stacking is to be carried out or the lead patterns of two or more packages are changed to allow stacking.
そして、当該重ね実装するので、パッケージ内のチップ
を選択するためのデコーダを設けるようＫする。Since the chips are stacked, a decoder for selecting a chip within the package is provided.
上記のようにテープキャリアパッケージを重ね実装した
のでマザーボード上に占める当該パッケージの実装面積
を小さくすることができ、高密度実装が可能で、また１
重ね実装してもそのパッケージはマザーボードの溝部に
収納されているのでその厚みを小さくすることができ、
上記のように実装面積が小さいことから全体を小型化で
き、また、重ね実装されているのでコンパクトなモジエ
ールであってもその容量を増大化させることができる。Since the tape carrier packages are stacked and mounted as described above, the mounting area occupied by the packages on the motherboard can be reduced, and high-density mounting is possible.
Even when stacked, the package is stored in the groove of the motherboard, so its thickness can be reduced.
As mentioned above, since the mounting area is small, the overall size can be reduced, and since the modules are mounted in layers, the capacity can be increased even in a compact module.
次に、本発明の実施例を図面に基づいて説明する。 Next, embodiments of the present invention will be described based on the drawings.
第２図は本発明の実施例を示す半導体装置の平面図で、
第１図は、第２図のＩ−Ｉ！に沿う要部断面図である。FIG. 2 is a plan view of a semiconductor device showing an embodiment of the present invention.
Figure 1 is I-I! of Figure 2! FIG.
これら図に示すように、マザーボード１の溝部２に、二
つのテープキャリアパッケージ３Ａ、３Ｂを重ね実装し
たピギーバック型のテープキャリアパッケージ３を収納
し、当該パッケージ３から離隔してデコーダ４を搭載す
る。As shown in these figures, a piggyback tape carrier package 3 in which two tape carrier packages 3A and 3B are stacked and mounted is housed in the groove 2 of the motherboard 1, and a decoder 4 is mounted at a distance from the package 3. .
これらパッケージ３平デコーダ４やマザーボード１の側
端部に設けた外部接続端子５は適宜マザーボート１０表
面配線６Ａや内部配線６８により接続される。The package 3 flat decoder 4 and the external connection terminals 5 provided at the side ends of the motherboard 1 are appropriately connected to the motherboard 10 surface wiring 6A and internal wiring 68.
当該ピギーバック型のテープキャリアパッケージ３の実
装は５例えば次のようにして行われる。The piggyback type tape carrier package 3 is mounted, for example, as follows.
第５図は本発明の実施例を示す原理図で、プラスチック
フィルムテープに穿設されたデバイスホール７内には当
該テープ上に形成されたリードパターン８の一部が突出
している。FIG. 5 is a principle diagram showing an embodiment of the present invention, in which a part of a lead pattern 8 formed on the plastic film tape protrudes into a device hole 7 formed on the tape.
また、当該リードパターン８のうち、図示上右端のリー
ド８Ａが、第５図（Ａ）では残りのリード８８に対し並
行に設けられているのに対し、第５図（Ｂ）では、図示
上右端のリード８Ａが直角に折れ曲った形となっている
。Furthermore, among the lead patterns 8, the lead 8A at the right end in the drawing is provided in parallel to the remaining leads 88 in FIG. 5(A), whereas in FIG. The rightmost lead 8A is bent at a right angle.
このデバイスホール７内には、この第５図では図示して
いないが従来のごとく半導体素子（チップ）が組込され
、第５図（Ａ）では１図示上右端のり−ド８Ａが当該デ
バイスホール内に組込したチップのチップセレクト信号
用のリードとなっており、また、第５図（Ｂ）では上方
端の直角に折れ曲ったリード８人が同様にチップセレク
ト信号用のリードとなっている。Although not shown in FIG. 5, a semiconductor element (chip) is incorporated in this device hole 7 as in the conventional case, and in FIG. These are the leads for the chip select signal of the chip built into the chip, and in Fig. 5(B), the eight leads bent at right angles at the upper end are also the leads for the chip select signal. There is.
第５図（Ｃ）は、このように１各ＩＪ−）’パターン８
の一部リード８Ａを変更したテープキャリアを重ね実装
した様子を概念的に示したもので、図示上右端部のリー
ド８Ａは、重ね実装された上部のチップの当該チップセ
レクト信号の入出力をつかさどり、また１図示上右端部
のリード８ＢＫ隣接したり−ド８Ａは、重ね実装された
チップの当該チップセレクト信号の入出力をつかさどる
ようになっている。Figure 5(C) shows 1 each IJ-)' pattern 8 in this way.
This conceptually shows how tape carriers are stacked and mounted with some of the leads 8A changed, and the lead 8A at the right end in the diagram is in charge of the input/output of the chip select signal of the upper chip that is stacked and mounted. Also, the lead 8A adjacent to the lead 8BK at the right end in the figure is in charge of inputting and outputting the chip select signal of the stacked chips.
他のリード８Ｂは、各チップに共通の入出力端子となっ
ている。The other lead 8B serves as an input/output terminal common to each chip.
第６図は、第５図（Ａ）のテープキャリアの詳細を示し
たもので、また、第７図はｗ、５図（Ｂ）のテープキャ
リアの詳細を示す。6 shows details of the tape carrier of FIG. 5(A), and FIG. 7 shows details of the tape carrier of FIG. 5(B).
これら図に示すようＫ、プラスチックフィルムテープ９
の両端部には、当該テープ９の送りおよび位置合せ用の
複数のスプロケットホールｒＯが適宜間隔を置いて孔設
され、また、当該テープ９の中央部にはチップを組込む
ためのデバイスホール７が穿設され、当該デバイスホー
ル７内に突出したリードパターン８の先端部に１図示の
ようＫ。As shown in these figures, K, plastic film tape 9
A plurality of sprocket holes rO for feeding and positioning the tape 9 are provided at appropriate intervals on both ends of the tape 9, and a device hole 7 for incorporating a chip is provided in the center of the tape 9. The tip of the lead pattern 8 that is drilled and protrudes into the device hole 7 is marked with a K as shown in the figure.
チップ１１を７エイスダウンボンデイング（ギヤングボ
ンディング）Ｋより接合する。The chips 11 are bonded by 7-eighth down bonding (guyang bonding).
この接合は、チップ１１の電極部にバンプを形成して、
熱圧着法により行われるが、リードパターン８ｍＫバン
プ１２を形成して同様に行ってもよい。This bonding is performed by forming bumps on the electrode portions of the chip 11.
Although this is carried out by a thermocompression bonding method, it is also possible to form a lead pattern of 8mK bumps 12 and carry out the same process.
当該チップ１１のボンディング（イｙ ｆ −！Ｊ−ド
ボンデイング）後Ｋ、第１図 断面図に示すように、封
止樹脂をボッティングして、樹脂封止部１３を形成して
封止を行う。After bonding (Iyf-!J-debonding) the chip 11, as shown in the cross-sectional view of FIG. conduct.
このようＫして封止されたテープキャリアパッケージ３
Ａ、３Ｂを、マザーボートｌの溝部２に重ねて収納させ
る。Tape carrier package 3 sealed in this way
A and 3B are stacked and stored in the groove 2 of the mother boat l.
第３図はマザーボート１０両面に溝部２を溝膜して、そ
れぞれの溝部２．２にピギーバック型のテープキャリア
パッケージ３．３を収納した１本発明の他の実施例を示
す断面図である。FIG. 3 is a sectional view showing another embodiment of the present invention in which grooves 2 are formed on both sides of the motherboard 10 and piggyback type tape carrier packages 3.3 are housed in each groove 2.2. be.
第４図はこのようＫして両面実装したマザーボードｌの
側面図で、第２５！ＪＪＰ第３図に共通する符号は同一
の機能を示すのでその説明を省略する。Figure 4 is a side view of the motherboard l mounted on both sides in this way. Since the symbols common to FIG. 3 of the JJP indicate the same functions, their explanations will be omitted.
ただし、第４図では、マザーボードｌの裏面側にさらに
、電源ノイズによる誤動作を防止するための電源バイパ
スコンデンサ１４を取付けしてある。However, in FIG. 4, a power supply bypass capacitor 14 is further attached to the back side of the motherboard 1 to prevent malfunctions due to power supply noise.
上記のように１両面にピギーバック型テープキャリアパ
ッケージ３を実装すると、パッケージ３内の半導体素子
１１がメモリ素子の場合、そのメモリ容量は４倍となる
。When the piggyback type tape carrier package 3 is mounted on one side as described above, if the semiconductor element 11 in the package 3 is a memory element, its memory capacity will be quadrupled.
デコーダ４は、このように両面実装した場合のテープキ
ャリアパッケージ３の選択や重ね実装したテープキャリ
アパッケージ３Ａ、３Ｂの選択などに使用される。The decoder 4 is used to select the tape carrier package 3 when double-sided mounting is performed in this way, and to select the tape carrier packages 3A and 3B that are stacked.
本発明に使用されるプラスチックフィルムテープ９は、
例えばポリイミド系樹脂フィルムを適宜幅にスリットさ
れたものにより構成される。The plastic film tape 9 used in the present invention is
For example, it is constructed by slitting a polyimide resin film to an appropriate width.
リードパターン８は、当りフィルムテープ９上に例えば
鋼箔をうきネートし、ホトレジスト技術やエツチング技
術を用いて形成することができ、各テープキャリアパッ
ケージ３Ａ、３Ｂに応じてその一部しイアウドを変更す
るようにする。半導体素子（チップ）１１は、例えばシ
リコン単結晶基板から成り、周知の技術によってこのチ
ップ内には多数の回路素子が形成され、１つの回路機能
が与えられている。回路素子の具体例は、例えばＭＯＳ
トランジスタから成り、これらの回路素子によって、例
えば論理回路およびメモリの回鯵機能が形成されている
。The lead pattern 8 can be formed by depositing, for example, steel foil on the contact film tape 9 and using photoresist technology or etching technology. I'll do what I do. The semiconductor element (chip) 11 is made of, for example, a silicon single-crystal substrate, and a large number of circuit elements are formed within this chip using well-known techniques to provide one circuit function. Specific examples of circuit elements include, for example, MOS
These circuit elements form, for example, logic circuits and memory functions.
バンプ１２は１例えば金（Ａｕ）バンプにより構成され
る。The bump 12 is composed of, for example, a gold (Au) bump.
封止に使用されるボッティング樹脂には、例えばエポキ
シ樹脂を主体としたボッティング液が用いられる。As the botting resin used for sealing, for example, a botting liquid mainly composed of epoxy resin is used.
マザーボート（実装用基板）１は、例えばプリント配線
基板により構成される。The motherboard (mounting board) 1 is composed of, for example, a printed wiring board.
本発明によれば、上記実施例に示すように、各。According to the present invention, as shown in the above embodiments, each.
リードパターン８の一部リード８ａを変更することによ
り、二個のテープキャリアパッケージ３Ａ。By changing some of the leads 8a of the lead pattern 8, two tape carrier packages 3A can be obtained.
３Ｂをマザーボート１上に重ね実装することが可能とな
り、マザーボードｌ上に仮に当該テープキャリアパッケ
ージ３Ａ、３Ｂを並設する場合に比して実装密度を向上
させることができ、また、テープキャリアパッケージ３
Ａ、３Ｂを並設する場合には配線も長く、複雑化するの
に対し配線が短く、簡略化され、断線する割合も低減さ
れ、信頼性の向上に寄与する点火である。3B can be stacked and mounted on the motherboard 1, and the mounting density can be improved compared to the case where the tape carrier packages 3A and 3B are arranged side by side on the motherboard 1. 3
When A and 3B are installed in parallel, the wiring is long and complicated, whereas the wiring is short and simplified, and the rate of disconnection is reduced, contributing to improved reliability.
本発明ではマザーボート１の両面に実装する場合には、
より一層高密度実装が可能で、また、メモリ容量を増大
化させることができる。In the present invention, when mounting on both sides of the motherboard 1,
Even higher density packaging is possible, and memory capacity can be increased.
また１本発明ではマザーボードｌに溝部２を設け、当該
溝部２に重ね実装したテープキャリアパッケージ３を収
納するようにしたので、半導体装置（メそリモジュール
）の厚みを薄くすることができた。In addition, in the present invention, the groove 2 is provided in the motherboard 1, and the tape carrier package 3 stacked and mounted is housed in the groove 2, so that the thickness of the semiconductor device (mesori module) can be reduced.
また、本発明によれば上記から小型で厚みも薄く高密度
実装され容量も増大したモジエールを得ることができた
。Further, according to the present invention, it was possible to obtain a module that is small in size, thin in thickness, packed with high density, and has an increased capacity.
さらＫ、本発明によれば次期モノリシックメモリのＺＩ
Ｐと完全な交換性を有したメモリモジュールを得ること
ができた。Further, according to the present invention, the next monolithic memory ZI
It was possible to obtain a memory module that is completely interchangeable with P.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor.
本願において開示される発明のうち代表的なものＫよっ
て得られる効果を簡単に説明すれば、下記のとうりであ
る。A brief explanation of the effects obtained by representative invention K among the inventions disclosed in this application is as follows.
本発明によれば、小型で、厚さも薄く、高密度に実装さ
れ、容置も高く、次世代モノリシックメモリの代替とな
るような半導体装置を得ることができた。According to the present invention, it is possible to obtain a semiconductor device that is small in size, thin in thickness, can be packaged with high density, has a high storage capacity, and can serve as a substitute for next-generation monolithic memory.
第１図は本発明の実施例を示す要部断面図、第２図は本
発明の実施例を示す平面図、第３図は本発明の他の実施
例を示す要部断面図、第４図は本発明の実施例を示す側
面図。
第５図（Ａ）〜（Ｃ）はそれぞれ本発明の１！施例な示
す原理図、
第６図および第７図はそれぞれ本発明の実施例を示す要
部平面図である。
１・・・マザーボード、２・・・溝部、３・・・ピギー
バック型テープキャリアパッケージ、３Ａ、３Ｂ・・・
テープキャリアパッケージ、４・・・デコーダ、５・・
・外部接続端子、６Ａ・・・表面配線、６Ｂ・・・内部
配線、７・・・デバイスホール、８・・・リードパター
ン、８Ａ・・・一部変更リード、８Ｂ・・・共通リード
、９・・・プラスチックフィルムテープ、１０・・・ス
プロケットホール、１１・・・半導体素子（チップ）、
１２・・・バンプ。
１３・・・樹脂封止部、１４・・・電源バイパスコンデ
ンサ。
代理人 弁理士 小 川 勝 男′７・第１図
第２図
第４図FIG. 1 is a sectional view of a main part showing an embodiment of the present invention, FIG. 2 is a plan view showing an embodiment of the invention, FIG. 3 is a sectional view of a main part showing another embodiment of the invention, and FIG. The figure is a side view showing an embodiment of the present invention. FIGS. 5(A) to 5(C) each show 1 of the present invention! DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 6 and FIG. 7 are plan views of principal parts showing embodiments of the present invention. DESCRIPTION OF SYMBOLS 1... Motherboard, 2... Groove, 3... Piggyback type tape carrier package, 3A, 3B...
Tape carrier package, 4... Decoder, 5...
・External connection terminal, 6A...Surface wiring, 6B...Internal wiring, 7...Device hole, 8...Lead pattern, 8A...Partially changed lead, 8B...Common lead, 9 ...Plastic film tape, 10... Sprocket hole, 11... Semiconductor element (chip),
12... Bump. 13... Resin sealing part, 14... Power supply bypass capacitor. Agent: Patent Attorney Katsuo Ogawa '7, Figure 1, Figure 2, Figure 4
Claims (1)
とも１個についてこれらテープキャリアパッケージの重
ね実装が可能なようにそのリードパターンの一部を他の
テープキャリアパッケージのリードパターンとは変更し
てあるリードパターンをもつテープキャリアパッケージ
を使用して重ね実装したテープキャリアパッケージを、
その片面または両面に溝部を設けたマザーボードの当該
溝部に収納するとともに、当該重ね実装したテープキャ
リアパッケージの選択をするデコーダを当該マザーボー
ドに取付けして成ることを特徴とする半導体装置。 ２、さらに、電源バイパスコンデンサを取付して成る、
特許請求の範囲第１項記載の半導体装置。[Claims] 1. Part of the lead pattern of at least one of the plurality of tape carrier packages is changed from the lead pattern of other tape carrier packages so that these tape carrier packages can be stacked and mounted. A tape carrier package that is stacked using a tape carrier package with a lead pattern that is
1. A semiconductor device comprising a motherboard having grooves on one or both sides thereof, and a decoder that is housed in the groove of the motherboard and that selects the stacked tape carrier package attached to the motherboard. 2. Furthermore, a power supply bypass capacitor is installed.
A semiconductor device according to claim 1.
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62327080A Expired - Lifetime JP2538962B2 (en) | 1987-12-25 | 1987-12-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2538962B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198888A (en) * | 1987-12-28 | 1993-03-30 | Hitachi, Ltd. | Semiconductor stacked device |
| US5334875A (en) * | 1987-12-28 | 1994-08-02 | Hitachi, Ltd. | Stacked semiconductor memory device and semiconductor memory module containing the same |
-
1987
- 1987-12-25 JP JP62327080A patent/JP2538962B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198888A (en) * | 1987-12-28 | 1993-03-30 | Hitachi, Ltd. | Semiconductor stacked device |
| US5334875A (en) * | 1987-12-28 | 1994-08-02 | Hitachi, Ltd. | Stacked semiconductor memory device and semiconductor memory module containing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2538962B2 (en) | 1996-10-02 |
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