JPH01169631A - 動的バツフア装置 - Google Patents
動的バツフア装置Info
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- JPH01169631A JPH01169631A JP63263009A JP26300988A JPH01169631A JP H01169631 A JPH01169631 A JP H01169631A JP 63263009 A JP63263009 A JP 63263009A JP 26300988 A JP26300988 A JP 26300988A JP H01169631 A JPH01169631 A JP H01169631A
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- 239000000872 buffer Substances 0.000 title claims abstract description 70
- 238000004364 calculation method Methods 0.000 abstract description 15
- 239000000976 ink Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 150000001768 cations Chemical class 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 238000013523 data management Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
- G06F2205/108—Reading or writing the data blockwise, e.g. using an extra end-of-block pointer
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- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明はデータ処理システムに関し、具体的にはデータ
処理システム内でデータを一時的に記憶する回路に関す
る。
処理システム内でデータを一時的に記憶する回路に関す
る。
Ｂ、従来技術
データ処理システムは、データを移動しそのデータに対
して演算を実行することにより、その機能を実行する。
して演算を実行することにより、その機能を実行する。
しばしば、データ処理システム内の装置間で転送中のデ
ータを一時的に記憶することが必要である。この−時的
記憶回路はバッファと呼ばれることが多い。通常、バッ
ファは一時に複数のデータ・ワードを記憶するのに使用
される。
ータを一時的に記憶することが必要である。この−時的
記憶回路はバッファと呼ばれることが多い。通常、バッ
ファは一時に複数のデータ・ワードを記憶するのに使用
される。
バッファの管理には、バッファに記憶されたデータの位
置が分かっている必要がある。具体的には、次に利用で
きる記憶位置と以前に記憶された位置が分かってなけれ
ばならない。さらに、バッファが満杯または空になると
きを決定する機能がなければならない。
置が分かっている必要がある。具体的には、次に利用で
きる記憶位置と以前に記憶された位置が分かってなけれ
ばならない。さらに、バッファが満杯または空になると
きを決定する機能がなければならない。
データ処理システムで通常使用されている一つの型式の
バッファは、循環バッファまたは循環待ち行列と呼ばれ
ている。循環待ち行列では、待ち行列に下端や上端がな
く、待ち行列の位置が環状に配列されている。循環待ち
行列は任意の数の記憶位置を含む。循環待ち行列の管理
には、待ち行列の「頭部」と「尾部ｊが分かっている必
要がある。頭部とは待ち行列中の次に書き込む位置であ
る。尾部とは待ち行列中の次に読み取る位置である。待
ち行列の尾部は常に待ち行列の頭部の後にくる。ただし
、待ち行列の頭部は、待ち行列の尾部と重なってはなら
ない。
バッファは、循環バッファまたは循環待ち行列と呼ばれ
ている。循環待ち行列では、待ち行列に下端や上端がな
く、待ち行列の位置が環状に配列されている。循環待ち
行列は任意の数の記憶位置を含む。循環待ち行列の管理
には、待ち行列の「頭部」と「尾部ｊが分かっている必
要がある。頭部とは待ち行列中の次に書き込む位置であ
る。尾部とは待ち行列中の次に読み取る位置である。待
ち行列の尾部は常に待ち行列の頭部の後にくる。ただし
、待ち行列の頭部は、待ち行列の尾部と重なってはなら
ない。
一般に、待ち行列の頭部は、「インキ−」ポインタによ
って示される。待ち行列の尾部は「アウトキー」ポイン
タによって示される。インキ−・ポインタがアウトキー
・ポインタに重ならないようにする機能がなければなら
ない。
って示される。待ち行列の尾部は「アウトキー」ポイン
タによって示される。インキ−・ポインタがアウトキー
・ポインタに重ならないようにする機能がなければなら
ない。
米国特許第３７７１１４２号［ディジタル・データ記憶
システム（Ｄｉｇｉｔａｌ Ｄａｔａ Ｓｔｏｒａｇｅ
Ｓｙｓｔｅｍ）、１は、複数の入出力装置のデータを
記憶するのに使用される循環待ち行列を開示している。
システム（Ｄｉｇｉｔａｌ Ｄａｔａ Ｓｔｏｒａｇｅ
Ｓｙｓｔｅｍ）、１は、複数の入出力装置のデータを
記憶するのに使用される循環待ち行列を開示している。
ＩＢＭテクニカル・ディスクロージャ・プルテン、Ｖｏ
１．２０１Ｎｏ、８．１９７８年１月、１）１）、３
３０９−３３１０に記載の［循環バッファのデータ管理
（Ｄａｔａ Ｍａｎａｇｅｍｅｎｔ ｉｎ ａ Ｃ１ｒ
ｃｕｌａｒＢｕｆｆｅｒ） Ｊには、循環バッファの動
作を管理する技術が開示されている。ＩＢＭテクニカル
・ディスクロージャ・プルテン、Ｖ ｏ １ 、 ２４
、Ｎ ｏ −１２，１９８２年５月、１）１）、６２４
０−６２４３に記載の「モジュール式バッファ割当て制
御論理回路（Ｍｏｄｕｌａｒ Ｂｕｆｆｅｒ Ａ１１ｏ
ｃａｔｉｏｎ ＣｏｎｔｒｏｌＬｏｇｉｃ） Ｊには、
連続して書込み中または読取り中の複数のデータ・バッ
ファを制御する回路が開示されている。図示されている
回路は、バッファがいつ読取り及び書込み動作に利用で
きるかを示す。ＩＢＭテクニカル・ディスクロージャ・
プルテン、Ｖｏｗ、２０、Ｎｏ、１０．１９７８年３月
、ｐ、４’１３０に記載のｒＦＩＦｏ待ち行列編集機構
（ＦＩＦＯＱｕｅｕｅ Ｅｄｉｔ Ｍｅｃｈａｎｉｓｍ
） Ｊには、頭部ポインタが尾部ポインタと重なり合う
のを防止する技術が開示されている。
１．２０１Ｎｏ、８．１９７８年１月、１）１）、３
３０９−３３１０に記載の［循環バッファのデータ管理
（Ｄａｔａ Ｍａｎａｇｅｍｅｎｔ ｉｎ ａ Ｃ１ｒ
ｃｕｌａｒＢｕｆｆｅｒ） Ｊには、循環バッファの動
作を管理する技術が開示されている。ＩＢＭテクニカル
・ディスクロージャ・プルテン、Ｖ ｏ １ 、 ２４
、Ｎ ｏ −１２，１９８２年５月、１）１）、６２４
０−６２４３に記載の「モジュール式バッファ割当て制
御論理回路（Ｍｏｄｕｌａｒ Ｂｕｆｆｅｒ Ａ１１ｏ
ｃａｔｉｏｎ ＣｏｎｔｒｏｌＬｏｇｉｃ） Ｊには、
連続して書込み中または読取り中の複数のデータ・バッ
ファを制御する回路が開示されている。図示されている
回路は、バッファがいつ読取り及び書込み動作に利用で
きるかを示す。ＩＢＭテクニカル・ディスクロージャ・
プルテン、Ｖｏｗ、２０、Ｎｏ、１０．１９７８年３月
、ｐ、４’１３０に記載のｒＦＩＦｏ待ち行列編集機構
（ＦＩＦＯＱｕｅｕｅ Ｅｄｉｔ Ｍｅｃｈａｎｉｓｍ
） Ｊには、頭部ポインタが尾部ポインタと重なり合う
のを防止する技術が開示されている。
Ｃ１発明が解決しようとする課題
データ処理の現在の傾向は並列処理である。並列処理で
は、複数のデータ演算が同時に行なわれる。こうした環
境では、データ・バッファやデータ待ち行列なとデータ
処理システム内の他の要素に過大な要求が課される。
は、複数のデータ演算が同時に行なわれる。こうした環
境では、データ・バッファやデータ待ち行列なとデータ
処理システム内の他の要素に過大な要求が課される。
本発明の目的は、１つのマシン・サイクルで複数のデー
タ読取りまたはデータ書込みが実行できる動的バッファ
を提供することにある。
タ読取りまたはデータ書込みが実行できる動的バッファ
を提供することにある。
本発明の他の目的は、１つのマシン・サイクル中に同時
にポインタ情報とバッファ機能を提供するバッファ・コ
ントローラを提供することにある。
にポインタ情報とバッファ機能を提供するバッファ・コ
ントローラを提供することにある。
９０課題を解決するための手段
本発明によると、データ・ワードを記憶する装置が設け
られる。この装置は、制御回路に接続された複数の記憶
位置を含む。制御回路は、次に記憶される記憶位置を指
す第１のポインタを供給する。制御回路は、次に検索さ
れる記憶位置を指す第２のポインタも供給する。制御回
路は、記憶に利用できる記憶位置の数も供給する。制御
回路は、複数のデータ・ワードの同時記憶または同時検
索を制御する。
られる。この装置は、制御回路に接続された複数の記憶
位置を含む。制御回路は、次に記憶される記憶位置を指
す第１のポインタを供給する。制御回路は、次に検索さ
れる記憶位置を指す第２のポインタも供給する。制御回
路は、記憶に利用できる記憶位置の数も供給する。制御
回路は、複数のデータ・ワードの同時記憶または同時検
索を制御する。
好ましい実施例では、バッファは循環待ち行列である。
循環待ち行列は、次に記憶する記憶位置を示すインキ−
・ポインタと、次に検索される記憶位置を示すアウトキ
ー・ポインタを含む。インキ−・ポインタ及びアウトキ
ー・ポインタと待ち行列のサイズから、空のバッファ位
置と満杯のバッファ位置の数を同時に計算する手段をも
つ別の回路構成も設けられる。制御回路でこれらの計算
を使って、複数のデータ・ワードの同時記憶または同時
検索を行なう。
・ポインタと、次に検索される記憶位置を示すアウトキ
ー・ポインタを含む。インキ−・ポインタ及びアウトキ
ー・ポインタと待ち行列のサイズから、空のバッファ位
置と満杯のバッファ位置の数を同時に計算する手段をも
つ別の回路構成も設けられる。制御回路でこれらの計算
を使って、複数のデータ・ワードの同時記憶または同時
検索を行なう。
Ｅ、実施例
本発明はデータ・ワードの一時記憶を行なうバッファに
関する。本発明のバッファの特徴は、一つの処理サイク
ル中に複数のデータ・ワードの同時記憶または同時検索
を行なうことである。この特徴は、並列処理システムで
は非常に重要である。
関する。本発明のバッファの特徴は、一つの処理サイク
ル中に複数のデータ・ワードの同時記憶または同時検索
を行なうことである。この特徴は、並列処理システムで
は非常に重要である。
これにより、並列処理システムが、同時に行なわれる異
なるデータ処理動作に使用されるデータ・ワードを同時
に記憶し検索することができる。
なるデータ処理動作に使用されるデータ・ワードを同時
に記憶し検索することができる。
第１図は、本発明の実施例を示す構成図である。
第１図では、命令キャッシュ１０は、データ・プロセッ
サによって実行される多数の命令を一時的に記憶する。
サによって実行される多数の命令を一時的に記憶する。
これらの命令はバッファではデータ・ワードとして扱わ
れる。命令キャッシュ１０は、線２２を介してマルチプ
レクサ（ＭＵＸ）１（３に出力を供給する。マルチプレ
クサ１６の目的は、命令キャッシュ１０から複数の命令
またはデータ・ワードを同時に受は取り、次にそれらが
インキ−・ポインタとバッファ２０の利用できる記憶域
によって特に整列されて線２４を介してバッファ２０に
並列転送できるようにすることである。バッファ制御回
路１２は、線２２を介する情報転送を開始するための制
御信号を、線２６を介して命令キャッシュ１０に供給す
る。線９は、インキ−・ポインタ及びバッファ２０の利
用可能な記憶域にしたがって命令を整列させるための制
御信号を、バッファ制御回路１２からマルチプレクサ１
６に供給する。
れる。命令キャッシュ１０は、線２２を介してマルチプ
レクサ（ＭＵＸ）１（３に出力を供給する。マルチプレ
クサ１６の目的は、命令キャッシュ１０から複数の命令
またはデータ・ワードを同時に受は取り、次にそれらが
インキ−・ポインタとバッファ２０の利用できる記憶域
によって特に整列されて線２４を介してバッファ２０に
並列転送できるようにすることである。バッファ制御回
路１２は、線２２を介する情報転送を開始するための制
御信号を、線２６を介して命令キャッシュ１０に供給す
る。線９は、インキ−・ポインタ及びバッファ２０の利
用可能な記憶域にしたがって命令を整列させるための制
御信号を、バッファ制御回路１２からマルチプレクサ１
６に供給する。
バッファ制御回路１２は、さらに、線２８を介してバッ
ファ２０に制御信号を供給して、並列線２４を介したバ
ッファ２０への情報の記憶を制御する。バッファ２０は
線３０を介してマルチプレクサ１８に複数のデータ・ワ
ードの出力を供給する。
ファ２０に制御信号を供給して、並列線２４を介したバ
ッファ２０への情報の記憶を制御する。バッファ２０は
線３０を介してマルチプレクサ１８に複数のデータ・ワ
ードの出力を供給する。
マルチプレクサ１８は、バッファ内での命令の順序を維
持する。言い換えれば、最初にバッファ２０に読み込ま
れた命令が最初に読み出される。バッファ制御回路１２
は、アウトキーと利用できる命令の数により連続する順
序付けを調整するための制御信号を、線１７を介してマ
ルチプレクサ１８に供給する。当分野の技術者には自明
のことだが、マルチプレクサ１８は、後入れ先出し方式
で動作するように構成し直すこともできる。マルチプレ
クサ１８からの出力は、線３２を介して受信論理回路２
２に供給される。好ましい実施例では、バッファ２０か
ら出力される命令が、実行の前にさらに事前処理を行な
うため、命令インターロック論理回路（すなわち、ブロ
ック２２）に送られる。
持する。言い換えれば、最初にバッファ２０に読み込ま
れた命令が最初に読み出される。バッファ制御回路１２
は、アウトキーと利用できる命令の数により連続する順
序付けを調整するための制御信号を、線１７を介してマ
ルチプレクサ１８に供給する。当分野の技術者には自明
のことだが、マルチプレクサ１８は、後入れ先出し方式
で動作するように構成し直すこともできる。マルチプレ
クサ１８からの出力は、線３２を介して受信論理回路２
２に供給される。好ましい実施例では、バッファ２０か
ら出力される命令が、実行の前にさらに事前処理を行な
うため、命令インターロック論理回路（すなわち、ブロ
ック２２）に送られる。
バッファ制御回路１２は、大部分の循環バッファ制御装
置に共通の方式で動作する。言い換えれば、バッファ制
御回路１２は、データ・ワードの記憶に利用できるバッ
ファ２０内の第１のバッファ位置を指すインキ−・ポイ
ンタを含む。バッファ制御回路１２は、さらに、バッフ
ァ２０から読み取られるデータを含むバッファ２０内の
第１の利用可能なバッファ位置を指すアウトキー・ポイ
ンタも含む。
置に共通の方式で動作する。言い換えれば、バッファ制
御回路１２は、データ・ワードの記憶に利用できるバッ
ファ２０内の第１のバッファ位置を指すインキ−・ポイ
ンタを含む。バッファ制御回路１２は、さらに、バッフ
ァ２０から読み取られるデータを含むバッファ２０内の
第１の利用可能なバッファ位置を指すアウトキー・ポイ
ンタも含む。
バッファ制御回路１２の回路１４は、バッファ２０内の
空のバッファ位置の数とバッファ２０内の満杯のバッフ
ァ位置の数を計算する。これらの計算は同時に完了され
る。さらに、バッファ制御回路１２は、インキ−・ポイ
ンタ及びアウトキー・ポインタが適切に増分され、かつ
インキ−・ポインタ及びアウトキー・ポインタが互いに
循環しないようにする追加回路を含む。
空のバッファ位置の数とバッファ２０内の満杯のバッフ
ァ位置の数を計算する。これらの計算は同時に完了され
る。さらに、バッファ制御回路１２は、インキ−・ポイ
ンタ及びアウトキー・ポインタが適切に増分され、かつ
インキ−・ポインタ及びアウトキー・ポインタが互いに
循環しないようにする追加回路を含む。
第２図は、待ち行列中の空の位置の数と満杯の位置の数
を供給するブロック１４（第１図）の回路を表す。第２
図で、ラッチ５０はアウトキー・ポインタを記憶する。
を供給するブロック１４（第１図）の回路を表す。第２
図で、ラッチ５０はアウトキー・ポインタを記憶する。
ラッチ５２はインキ−・ポインタを記憶する。ラッチ５
１は、待ち行列のサイズを示す数を記憶する。インバー
タ５４がアウトキー・ラッチ５０に接続されている。同
様に、インバータ５６がインキ−・ラッチ５２の出力に
接続されている。インバータ５４と５６の出力は、ラッ
チ５０．５１．５２の出力と共に、１の補数入力を供給
するため、図の４個の加算器５８．６０．６２及び６４
に送られる。加算器５８．６０．６２及び６４への桁上
げ入力（すなわち、それぞれ桁上げ線７６．８０，８４
及び８８）は＋１にセットされて、２の補数演算用に１
の補数入力を変換する。加算器５８は、ラッチ５０に記
憶されたアウトキー・ポインタからラッチ５２に記憶さ
れたインキ−・ポインタを引く算術計算を行なう。
１は、待ち行列のサイズを示す数を記憶する。インバー
タ５４がアウトキー・ラッチ５０に接続されている。同
様に、インバータ５６がインキ−・ラッチ５２の出力に
接続されている。インバータ５４と５６の出力は、ラッ
チ５０．５１．５２の出力と共に、１の補数入力を供給
するため、図の４個の加算器５８．６０．６２及び６４
に送られる。加算器５８．６０．６２及び６４への桁上
げ入力（すなわち、それぞれ桁上げ線７６．８０，８４
及び８８）は＋１にセットされて、２の補数演算用に１
の補数入力を変換する。加算器５８は、ラッチ５０に記
憶されたアウトキー・ポインタからラッチ５２に記憶さ
れたインキ−・ポインタを引く算術計算を行なう。
同様に、加算器６０は、ラッチ５０のアウトキー・ポイ
ンタからラッチ５２のインキ−・ポインタを引き、ラッ
チ５１の待ち行列サイズを加える。加算器６２は、ラッ
チ５２のインキ−・ポインタからラッチ５０のアウトキ
ー・ポインタを引き、う、ソチ５１の待ち行列サイズを
加える。加算器６４は、ラッチ５２のインキ−・ポイン
タからラッチ５０のアウトキー・ポインタを引く。加算
器５８と６０からの出力は、マルチプレクサ６６に入力
され、マルチプレクサ６６は加算器５８の出力または加
算器６０の出力のどちらか一方をラッチ７０に供給する
。ラッチ７０の内容は、待ち行列中の空の位置の数を表
す。マルチプレクサ６６は線９０により制御される。線
９０は、インキ−循環標識ＩＷとアウトキー循環標識Ｏ
ｗの排他的ＯＲ演算の出力を示す信号を供給する。同様
に、マルチプレクサ６８は加算器６２と６４に接続され
、加算器６２または６４のどちらか一方からの出力をラ
ッチ７２に供給する。ラッチ７２の内容は、待ち行列の
満杯の位置の数を表す。マルチプレクサ６８も線９０に
より制御される。
ンタからラッチ５２のインキ−・ポインタを引き、ラッ
チ５１の待ち行列サイズを加える。加算器６２は、ラッ
チ５２のインキ−・ポインタからラッチ５０のアウトキ
ー・ポインタを引き、う、ソチ５１の待ち行列サイズを
加える。加算器６４は、ラッチ５２のインキ−・ポイン
タからラッチ５０のアウトキー・ポインタを引く。加算
器５８と６０からの出力は、マルチプレクサ６６に入力
され、マルチプレクサ６６は加算器５８の出力または加
算器６０の出力のどちらか一方をラッチ７０に供給する
。ラッチ７０の内容は、待ち行列中の空の位置の数を表
す。マルチプレクサ６６は線９０により制御される。線
９０は、インキ−循環標識ＩＷとアウトキー循環標識Ｏ
ｗの排他的ＯＲ演算の出力を示す信号を供給する。同様
に、マルチプレクサ６８は加算器６２と６４に接続され
、加算器６２または６４のどちらか一方からの出力をラ
ッチ７２に供給する。ラッチ７２の内容は、待ち行列の
満杯の位置の数を表す。マルチプレクサ６８も線９０に
より制御される。
アウトキー及びインキ−の循環標識は、ポインタの相互
間の相対位置を表す。言い換えれば、ポインタは非循環
アドレス順序を使用するので、循環標識は、１つのポイ
ンタが他のポインタに関して待ち行列を循環しているか
どうかを示す。通常の動作では、アウトキーが増分され
る前にインキ−が増分される。待ち行列が空のとき以外
、インキ−・ポインタの値はアウトキー・ポインタの値
より大きい。しかし、待ち行列は循環方式で動作するの
で、インキ−・ポインタが待ち行列を循環して実際には
アウトキー・ポインタより小さくなることがあり得る。
間の相対位置を表す。言い換えれば、ポインタは非循環
アドレス順序を使用するので、循環標識は、１つのポイ
ンタが他のポインタに関して待ち行列を循環しているか
どうかを示す。通常の動作では、アウトキーが増分され
る前にインキ−が増分される。待ち行列が空のとき以外
、インキ−・ポインタの値はアウトキー・ポインタの値
より大きい。しかし、待ち行列は循環方式で動作するの
で、インキ−・ポインタが待ち行列を循環して実際には
アウトキー・ポインタより小さくなることがあり得る。
こうした場合、インキ−・ポインタが間違っているよう
に見える。インキ−・ポインタ及びアウトキー・ポイン
タの両方の循環標識は、こうした不整合が発生していな
いと判定するための手段を与えるにすぎない。
に見える。インキ−・ポインタ及びアウトキー・ポイン
タの両方の循環標識は、こうした不整合が発生していな
いと判定するための手段を与えるにすぎない。
たとえば、最初に、インキ−・ポインタもアウトキー・
ポインタも０であれば、その待ち行列は空である。サイ
ズＮの待ち行列について、待ち行列から何も取り除かれ
ない場合、入力が行なわれるときインキ−が増分される
。最終的に、インキ−はＮ−１を超えて増分され、アウ
トキーが留まっているＯに戻る。しかし、インキ−の循
環標識は１に設定される。アウトキー循環標識はＯであ
る。
ポインタも０であれば、その待ち行列は空である。サイ
ズＮの待ち行列について、待ち行列から何も取り除かれ
ない場合、入力が行なわれるときインキ−が増分される
。最終的に、インキ−はＮ−１を超えて増分され、アウ
トキーが留まっているＯに戻る。しかし、インキ−の循
環標識は１に設定される。アウトキー循環標識はＯであ
る。
この状態は、待ち行列が満杯であり、いくつかの項目が
取り除かれるまで新しい項目を受は入れることができな
いことを示す。待ち行列から項目が取り除かれると、ア
ウトキーが当該量だけ増分される。新しい項目が待ち行
列に追加されない場合、アウトキー・ポインタが増分さ
れ、最終的に循環してインキ−がある位置０にくる。次
にインキ−の循環標識が設定される。したがって、イン
キ−・ポインタの循環キーとアウトキー・ポインタの循
環標識は両方とも同じで、待ち行列が空であることを示
す。
取り除かれるまで新しい項目を受は入れることができな
いことを示す。待ち行列から項目が取り除かれると、ア
ウトキーが当該量だけ増分される。新しい項目が待ち行
列に追加されない場合、アウトキー・ポインタが増分さ
れ、最終的に循環してインキ−がある位置０にくる。次
にインキ−の循環標識が設定される。したがって、イン
キ−・ポインタの循環キーとアウトキー・ポインタの循
環標識は両方とも同じで、待ち行列が空であることを示
す。
第２図の回路の動作を、第３図に流れ図として示す。ブ
ロックｉｏｏで、加算器５８．６０１６２と６４の計算
が行なわれる。これらの計算は、循環標識を考慮させず
にアウトキー・ラッチとインキ−・ラッチの内容から計
算される。したがって、ブロック１００で、変数Ａ、Ｂ
及びＣが計算される。変数Ａは加算器５８て実行される
アウトキーからインキ−の減算である。変数Ｂは、加算
器６０で実行されるアウトキーからインキ−の減算と待
ち行列のサイズの加算を含む計算である。
ロックｉｏｏで、加算器５８．６０１６２と６４の計算
が行なわれる。これらの計算は、循環標識を考慮させず
にアウトキー・ラッチとインキ−・ラッチの内容から計
算される。したがって、ブロック１００で、変数Ａ、Ｂ
及びＣが計算される。変数Ａは加算器５８て実行される
アウトキーからインキ−の減算である。変数Ｂは、加算
器６０で実行されるアウトキーからインキ−の減算と待
ち行列のサイズの加算を含む計算である。
排他的ＯＲ演算の結果、変数Ｃが得られる。判断ブロッ
ク１０２で、変数Ｃが１に等しい場合、ブロック１０４
で待ち行列中のすべての空の位置の数はＡに等しくセッ
トされる。Ｃがゼロに等しい場合、この数はブロック１
０６でＢに等しくセットされる。
ク１０２で、変数Ｃが１に等しい場合、ブロック１０４
で待ち行列中のすべての空の位置の数はＡに等しくセッ
トされる。Ｃがゼロに等しい場合、この数はブロック１
０６でＢに等しくセットされる。
同様に、ブロック１０８は、変数りとＥの計算を表す。
変数りは加算器６４て実行されるインキ−からアウトキ
ーの減算である。変数Ｅは、加算器６２で実行されるイ
ンキ−からアウトキーの減算と待ち行列のサイズの加算
である。判断ブロック１１０で使用される変数Ｃは、ブ
ロック１００で計算されたものと同じである。Ｃが１に
等しい場合、ブロック１１２で満杯のバッファの数は変
数Ｅである。Ｃが０に等しい場合、ブロック１１４で満
杯の位置の数は変数りに等しくセットされる。
ーの減算である。変数Ｅは、加算器６２で実行されるイ
ンキ−からアウトキーの減算と待ち行列のサイズの加算
である。判断ブロック１１０で使用される変数Ｃは、ブ
ロック１００で計算されたものと同じである。Ｃが１に
等しい場合、ブロック１１２で満杯のバッファの数は変
数Ｅである。Ｃが０に等しい場合、ブロック１１４で満
杯の位置の数は変数りに等しくセットされる。
例として、アウトキー循環標識は０１アウトキーは１、
インキ−循環標識は０１インキ−は４にセットされ、待
ち行列のサイズは５であると考える。
インキ−循環標識は０１インキ−は４にセットされ、待
ち行列のサイズは５であると考える。
この場合、Ａは−３に等しく、Ｂは２に等しく、ＣはＯ
に等しくなる。したがって、空の位置の数はＢすなわち
２に等しくなる。変数りとＥはそれぞれ３と８に等しく
なる。ＣはＯなので、満杯の位置の数は３である。
に等しくなる。したがって、空の位置の数はＢすなわち
２に等しくなる。変数りとＥはそれぞれ３と８に等しく
なる。ＣはＯなので、満杯の位置の数は３である。
空の位置と満杯の位置の数を示すのに使用される回路の
第２の実施例を、第４図に示す。第４図では、アウトキ
ーとインキ−の循環標識が、アウトキー・ポインタとイ
ンキ−・ポインタのラッチから分離されている。アウト
キー循環標識１２０とアウトキー・ポインタ・ラッチ１
２２は入力を加算器１４４に供給し、インバータ１３４
を介して加算器１４２に供給する。インキ−循環標識１
２８とインキ−・ポインタ・ラッチ１３０は、入力を加
算器１４２に供給し、インバータ１４０を介して加算器
１４４に供給する。待ち行列のサイズはラッチ１２４に
記憶される。ラッチ１２４中の待ち行列のサイズの最上
位ビット位置Ｎ。はインバータ１３２により反転される
ことに留意されたい。待ち行列のサイズはインバータの
最」二位ビットと共にマルチプレクサ１３６と１３８に
供給される。ラッチ１２６中のゼロ補正値もマルチプレ
クサ１３６と１３８に供給される。マルチプレクサ１３
６と１３８は、線１３９によって制御される。これは、
インキ−循環標識１２８とアウトキー循環標識１２０の
排他的ＯＲである。マルチプレクサ１３６の出力は、加
算器１４２に供給される。
第２の実施例を、第４図に示す。第４図では、アウトキ
ーとインキ−の循環標識が、アウトキー・ポインタとイ
ンキ−・ポインタのラッチから分離されている。アウト
キー循環標識１２０とアウトキー・ポインタ・ラッチ１
２２は入力を加算器１４４に供給し、インバータ１３４
を介して加算器１４２に供給する。インキ−循環標識１
２８とインキ−・ポインタ・ラッチ１３０は、入力を加
算器１４２に供給し、インバータ１４０を介して加算器
１４４に供給する。待ち行列のサイズはラッチ１２４に
記憶される。ラッチ１２４中の待ち行列のサイズの最上
位ビット位置Ｎ。はインバータ１３２により反転される
ことに留意されたい。待ち行列のサイズはインバータの
最」二位ビットと共にマルチプレクサ１３６と１３８に
供給される。ラッチ１２６中のゼロ補正値もマルチプレ
クサ１３６と１３８に供給される。マルチプレクサ１３
６と１３８は、線１３９によって制御される。これは、
インキ−循環標識１２８とアウトキー循環標識１２０の
排他的ＯＲである。マルチプレクサ１３６の出力は、加
算器１４２に供給される。
マルチプレクサ１３８の出力は、加算器１４４に供給さ
れる。加算器１４２の出力は、待ち行列中の満杯の位置
の数を表し、ラッチ１４８に供給される。加算器１４４
の出力は待ち行列中のすべての空の位置の数を表し、ラ
ッチ１５０に供給される。加算器１４４からの出力の最
上位ビット位置Ｎｏ は、それがラッチ１５０に供給さ
れる前にインバータ１４６により反転されることに留意
されたい。
れる。加算器１４２の出力は、待ち行列中の満杯の位置
の数を表し、ラッチ１４８に供給される。加算器１４４
の出力は待ち行列中のすべての空の位置の数を表し、ラ
ッチ１５０に供給される。加算器１４４からの出力の最
上位ビット位置Ｎｏ は、それがラッチ１５０に供給さ
れる前にインバータ１４６により反転されることに留意
されたい。
第５図は、第４図の回路によって実行される計算の流れ
を示す。ブロック１５２ては、アウトキー変数及びイン
キ−変数が共にアウトキー循環標識及びインキ−循環標
識をもつ。変数Ｃの計算は、前記と同様に行なわれる。
を示す。ブロック１５２ては、アウトキー変数及びイン
キ−変数が共にアウトキー循環標識及びインキ−循環標
識をもつ。変数Ｃの計算は、前記と同様に行なわれる。
すなわちアウトキー循環標識とインキ−循環標識が排他
的ＯＲされる。
的ＯＲされる。
判断ステップ１５４で、Ｃが１に等しいかどうか判定さ
れる。そうでない場合、ステップ１５８て補正係数が待
ち行列のサイズに等しくセットされる。ただし、待ち行
列のサイズの最上位ビットＱｏが反転される。Ｃが１に
等しい場合、補正係数は、ラッチ１２６（第４図）の内
容、すなわちＯに等しい。ステップ１６０で、変数Ａが
計算される。これは、アウトキー−インキ−十補正係数
に等しい。ステップ１６２で、すべての満杯でないバッ
ファ位置の数が、最上位ビットＡ。が反転されたＡに等
しくセットされる。ステップ１６４で、ステップ１５４
と同様に補正係数をセットするための判断がなされる。
れる。そうでない場合、ステップ１５８て補正係数が待
ち行列のサイズに等しくセットされる。ただし、待ち行
列のサイズの最上位ビットＱｏが反転される。Ｃが１に
等しい場合、補正係数は、ラッチ１２６（第４図）の内
容、すなわちＯに等しい。ステップ１６０で、変数Ａが
計算される。これは、アウトキー−インキ−十補正係数
に等しい。ステップ１６２で、すべての満杯でないバッ
ファ位置の数が、最上位ビットＡ。が反転されたＡに等
しくセットされる。ステップ１６４で、ステップ１５４
と同様に補正係数をセットするための判断がなされる。
ステップ１６８て、補正係数がＯにセットされる。ステ
ップ１６６で、補正係数が、待ち行列のサイズの最上位
ビットが反転された待ち行列のサイズに等しくセットさ
れる。次い□で、ステップ１７０で、満杯のバッファの
数が、インキー−アウトキー十補正係数に等しくセット
される。
ップ１６６で、補正係数が、待ち行列のサイズの最上位
ビットが反転された待ち行列のサイズに等しくセットさ
れる。次い□で、ステップ１７０で、満杯のバッファの
数が、インキー−アウトキー十補正係数に等しくセット
される。
第６図は、待ち行列のサイズが２のべき乗である数に等
しいことを必要とする第３の実施例を示す。第６図は、
計算補正係数が、不要な点以外は 、第４図と同じであ
る。
しいことを必要とする第３の実施例を示す。第６図は、
計算補正係数が、不要な点以外は 、第４図と同じであ
る。
第７図は、第６図の回路の計算の流れを示す。
第７図において、ブロック１７８はインキ−、アウトキ
ー（それぞれの循環標識を含む）を供給して、変数Ｃを
前記と同様に計算する。ブロック１８０で変数Ａが、ア
ウトキー−インキ−として計算される。ブロック１８２
でＡの最上位ビットが反転されて、空のバッファ位置の
数として供給される。ブロック１８４で変数Ｂが計算さ
れ、インキー−アウトキーに等しくなる。これは満杯の
バッファ位置の数として供給される。
ー（それぞれの循環標識を含む）を供給して、変数Ｃを
前記と同様に計算する。ブロック１８０で変数Ａが、ア
ウトキー−インキ−として計算される。ブロック１８２
でＡの最上位ビットが反転されて、空のバッファ位置の
数として供給される。ブロック１８４で変数Ｂが計算さ
れ、インキー−アウトキーに等しくなる。これは満杯の
バッファ位置の数として供給される。
第１図はデータ・バッファの構成を示すブロック図であ
る。 第２図は、記憶に利用できるバッファ位置の数と満杯の
バッファ位置の数を同時に供給するバッファ制御回路の
ブロック図である。 第３図は、第２図の実施例の計算の流れを表す流れ図で
ある。 第４図は、利用できるバッファ位置の数と満杯のバッフ
ァ位置の数を計算するバッファ制御回路の第２の実施例
を示すブロック図である。 第５図は、第４図の回路の計算の流れを示す流れ図であ
る。 第６図は、バッファ位置の数が２の累乗であるバッファ
制御回路の第３の実施例を示すブロック図である。 第７図は、第６図の回路の計算の流れを示す流れ図であ
る。 １０・・・・命令キャッシュ、１２・・・・バッファ制
御回路、１６．１８・・・・マルチプレクサ、２０・・
・・バッファ、２２・・・・論理回路、２４・・・・並
列線。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
る。 第２図は、記憶に利用できるバッファ位置の数と満杯の
バッファ位置の数を同時に供給するバッファ制御回路の
ブロック図である。 第３図は、第２図の実施例の計算の流れを表す流れ図で
ある。 第４図は、利用できるバッファ位置の数と満杯のバッフ
ァ位置の数を計算するバッファ制御回路の第２の実施例
を示すブロック図である。 第５図は、第４図の回路の計算の流れを示す流れ図であ
る。 第６図は、バッファ位置の数が２の累乗であるバッファ
制御回路の第３の実施例を示すブロック図である。 第７図は、第６図の回路の計算の流れを示す流れ図であ
る。 １０・・・・命令キャッシュ、１２・・・・バッファ制
御回路、１６．１８・・・・マルチプレクサ、２０・・
・・バッファ、２２・・・・論理回路、２４・・・・並
列線。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション
Claims (1)
- 【特許請求の範囲】 複数の記憶位置を有する動的バッファ装置であって、 次に記憶すべき記憶位置を示す第１のポインタを供給す
る手段と、 次に検索すべき記憶位置を示す第２のポインタを供給す
る手段と、 使用可能な記憶位置の数を示す手段と、 前記各手段に接続され、複数の記憶位置の同時記憶また
は同時検索を行なう手段と、 を具備する動的バッファ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US135170 | 1987-12-18 | ||
| US07/135,170 US4916658A (en) | 1987-12-18 | 1987-12-18 | Dynamic buffer control |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01169631A true JPH01169631A (ja) | 1989-07-04 |
Family
ID=22466868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63263009A Pending JPH01169631A (ja) | 1987-12-18 | 1988-10-20 | 動的バツフア装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4916658A (ja) |
| EP (1) | EP0321089A3 (ja) |
| JP (1) | JPH01169631A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146572A (en) * | 1980-11-17 | 1992-09-08 | International Business Machines Corporation | Multiple data format interface |
| US5339398A (en) * | 1989-07-31 | 1994-08-16 | North American Philips Corporation | Memory architecture and method of data organization optimized for hashing |
| EP0492025B1 (en) * | 1990-12-20 | 1997-08-06 | International Business Machines Corporation | High-speed multi-port FIFO buffer circuit |
| US5560003A (en) * | 1992-12-21 | 1996-09-24 | Iowa State University Research Foundation, Inc. | System and hardware module for incremental real time garbage collection and memory management |
| US5588128A (en) * | 1993-04-02 | 1996-12-24 | Vlsi Technology, Inc. | Dynamic direction look ahead read buffer |
| JPH07253922A (ja) * | 1994-03-14 | 1995-10-03 | Texas Instr Japan Ltd | アドレス生成回路 |
| US5867734A (en) * | 1994-11-21 | 1999-02-02 | Intel Corporation | Multiple-reader multiple-writer queue for a computer system |
| US6295608B1 (en) | 1998-02-17 | 2001-09-25 | Microsoft Corporation | Optimized allocation of data elements among cache lines |
| US6189069B1 (en) * | 1998-02-17 | 2001-02-13 | Microsoft Corporation | Optimized logging of data elements to a data storage device |
| US6173307B1 (en) | 1998-08-20 | 2001-01-09 | Intel Corporation | Multiple-reader multiple-writer queue for a computer system |
| US6460130B1 (en) * | 1999-02-19 | 2002-10-01 | Advanced Micro Devices, Inc. | Detecting full conditions in a queue |
| US7100000B1 (en) * | 1999-05-28 | 2006-08-29 | International Business Machines Corporation | System and methods for processing audio using multiple speech technologies |
| US6480912B1 (en) | 2000-07-21 | 2002-11-12 | Stmicroelectronics, Inc. | Method and apparatus for determining the number of empty memory locations in a FIFO memory device |
| GB2366880B (en) * | 2000-09-15 | 2005-01-05 | Mitel Corp | Method of Validating Data in Circular Buffers |
| EP1405175B1 (en) * | 2001-06-29 | 2006-09-27 | Koninklijke Philips Electronics N.V. | Multiprocessor system and method for operating a multiprocessor system |
| US20040257856A1 (en) * | 2003-06-23 | 2004-12-23 | Texas Instruments Incorporated | Dual-port functionality for a single-port cell memory device |
| JP4404190B2 (ja) * | 2003-07-24 | 2010-01-27 | ソニー株式会社 | 電子機器、認証使用情報更新方法 |
| US7650386B2 (en) * | 2004-07-29 | 2010-01-19 | Hewlett-Packard Development Company, L.P. | Communication among partitioned devices |
| FR3079473B1 (fr) * | 2018-03-30 | 2020-10-02 | Valeo Vision | Systeme d'eclairage interieur pour vehicule automobile |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922979A (ja) * | 1982-07-30 | 1984-02-06 | Nippon Carbide Ind Co Ltd | 熱接着性被覆糸 |
| JPS6049458A (ja) * | 1983-08-29 | 1985-03-18 | Fujitsu Ltd | デ−タバッファ制御方式 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573745A (en) * | 1968-12-04 | 1971-04-06 | Bell Telephone Labor Inc | Group queuing |
| GB1289249A (ja) * | 1971-05-05 | 1972-09-13 | ||
| JPS5247635A (en) * | 1975-10-15 | 1977-04-15 | Toshiba Corp | Control method for transmitting informat ion |
| JPS6055848B2 (ja) * | 1975-10-15 | 1985-12-06 | 株式会社東芝 | 情報処理装置 |
| JPS5255446A (en) * | 1975-10-31 | 1977-05-06 | Toshiba Corp | Information transfer control system |
| US4159532A (en) * | 1977-08-04 | 1979-06-26 | Honeywell Information Systems Inc. | FIFO look-ahead system |
| US4535420A (en) * | 1979-09-26 | 1985-08-13 | Sperry Corporation | Circular-queue structure |
| DE2948159C2 (de) * | 1979-11-29 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen |
| US4682284A (en) * | 1984-12-06 | 1987-07-21 | American Telephone & Telegraph Co., At&T Bell Lab. | Queue administration method and apparatus |
| US4692893A (en) * | 1984-12-24 | 1987-09-08 | International Business Machines Corp. | Buffer system using parity checking of address counter bit for detection of read/write failures |
-
1987
- 1987-12-18 US US07/135,170 patent/US4916658A/en not_active Expired - Fee Related
-
1988
- 1988-10-20 JP JP63263009A patent/JPH01169631A/ja active Pending
- 1988-11-09 EP EP19880310526 patent/EP0321089A3/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922979A (ja) * | 1982-07-30 | 1984-02-06 | Nippon Carbide Ind Co Ltd | 熱接着性被覆糸 |
| JPS6049458A (ja) * | 1983-08-29 | 1985-03-18 | Fujitsu Ltd | デ−タバッファ制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4916658A (en) | 1990-04-10 |
| EP0321089A2 (en) | 1989-06-21 |
| EP0321089A3 (en) | 1991-05-08 |
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