JPH0115904B2 - - Google Patents
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- JPH0115904B2 JPH0115904B2 JP57171542A JP17154282A JPH0115904B2 JP H0115904 B2 JPH0115904 B2 JP H0115904B2 JP 57171542 A JP57171542 A JP 57171542A JP 17154282 A JP17154282 A JP 17154282A JP H0115904 B2 JPH0115904 B2 JP H0115904B2
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- 238000012546 transfer Methods 0.000 claims description 60
- 238000012545 processing Methods 0.000 claims description 35
- 238000004891 communication Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 12
- 238000002360 preparation method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 101000854862 Homo sapiens Vacuolar protein sorting-associated protein 35 Proteins 0.000 description 1
- 101100060070 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CIS3 gene Proteins 0.000 description 1
- 102100020822 Vacuolar protein sorting-associated protein 35 Human genes 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 235000019837 monoammonium phosphate Nutrition 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデータ処理システムにおける入出力処
理の際のデータ転送制御方式に関し、特に複数の
データ処理システムにより構成されるネットワー
クシステムにおけるシステム間のデータ転送にお
いて、転送制御のために中央処理装置にかかる負
荷を軽減し、転送制御を効率化したデータ転送制
御方式に関する。Detailed Description of the Invention [Technical Field of the Invention] The present invention relates to a data transfer control method during input/output processing in a data processing system, and in particular to data transfer between systems in a network system composed of a plurality of data processing systems. The present invention relates to a data transfer control method that reduces the load placed on a central processing unit for transfer control and makes transfer control more efficient.
はじめに、本発明が対象とするデータ処理シス
テムについて簡単に説明する。第１図は、その典
型例の概略構成図である。同図において、１Ａ乃
至１Ｚはそれぞれ単位となるデータ処理システム
であり、その代表的な１Ａにおいて、２は中央処
理装置CPU、３は主記憶装置MEM、４はブロツ
ク多重チヤネル機能をもつチヤネル装置CHU、
５は通信アダプタADP、６はその共通部、７は
他のデータ処理システム１Ｂ乃至１Ｚに対する通
信用インタフエース部であり、ｎ個のデバイス
DV1乃至DVnで構成されている。
First, a data processing system to which the present invention is directed will be briefly explained. FIG. 1 is a schematic configuration diagram of a typical example. In the figure, 1A to 1Z are data processing systems each serving as a unit, and in the representative 1A, 2 is a central processing unit CPU, 3 is a main memory device MEM, and 4 is a channel unit CHU having a block multichannel function. ,
5 is a communication adapter ADP, 6 is a common part thereof, 7 is a communication interface part for other data processing systems 1B to 1Z, and n devices
It consists of DV1 to DVn.
CPU２は、他のデータ処理システム１Ｂ乃至
１Ｚのなかの任意複数のものとの間で、データ通
信をともなう処理を並列に実行することができ、
必要に応じてCHU４およびADP５の該当するデ
バイスを介して、相手システムとの間でデータ転
送を行なう。 The CPU 2 can execute processes involving data communication in parallel with any plurality of other data processing systems 1B to 1Z,
Data is transferred with the other system via the corresponding devices of CHU4 and ADP5 as necessary.
CHU４は、複数のサブチヤネルについてのデ
ータ転送処理を多重化して制御することができる
ブロツク多重チヤネル機能をもつ。ADP５は、
CHU４のブロツク多重チヤネル機能と連動して、
各デバイス毎のデータ転送処理を実行する。 CHU 4 has a block multichannel function that can multiplex and control data transfer processing for a plurality of subchannels. ADP5 is
In conjunction with CHU4's block multichannel function,
Executes data transfer processing for each device.
第２図は、第１図に示したデータ処理システム
におけるデータ転送制御の説明図である。CPU
２は、たとえば複数のユーザプログラムを並列に
実行し、データ転送を指示する入出力命令に遭遇
したとき、必要な入出力制御のための前処理を行
なつてから、チヤネルを起動するSIO命令を発行
する。このSIO命令は、転送すべきデータのブロ
ツク単位に発行される。 FIG. 2 is an explanatory diagram of data transfer control in the data processing system shown in FIG. 1. CPU
2, for example, when multiple user programs are executed in parallel and an input/output command instructing data transfer is encountered, the necessary preprocessing for input/output control is performed before issuing the SIO command to start the channel. Issue. This SIO command is issued for each block of data to be transferred.
CHU４はSIO命令を受け取ると、チヤネルお
よびADPの利用可能性チエツク、CAW（チヤネ
ル・アドレス語）の取り出し、CCW（チヤネル・
コマンド語）の取り出しなどを行なう。CHU４
は、更にCCWを解釈し（すなわちRead／
Write）、ADP５へ転送制御を依頼し、その後
CPU２へのCE（チヤネルエンド）信号を返し、
CPUに割り込む。ADP５は指示されたデバイス
DViを選択し、CCWにしたがつて、MEM３と他
のシステムとの間でのデータ転送処理を実行す
る。ADP５は、デバイスDViのデータ転送処理
が終了すると、DE（デバイス・エンド）信号を
CPU２へ返し、CPU２に割り込み、次のSIO命
令発行のための処理を行なわせる。 When CHU4 receives the SIO command, it checks channel and ADP availability, retrieves CAW (channel address word), and retrieves CCW (channel address word).
command words). CHU4
further interprets the CCW (i.e. Read/
Write), requests transfer control to ADP5, and then
Returns the CE (channel end) signal to CPU2,
Interrupt the CPU. ADP5 is the indicated device
Select DVi and execute data transfer processing between MEM3 and other systems according to CCW. ADP5 outputs the DE (device end) signal when the data transfer process of device DVi is completed.
It returns to CPU2, interrupts CPU2, and causes it to perform processing for issuing the next SIO command.
上述した、従来のデータ転送制御方式では、
CPUが、SIO命令発行と、実行終了時のCEある
いはDE信号受け付けによる割り込み処理とをデ
ータブロツクごとに行なう必要があり、CPUの
オーバーヘツドが大きく、そのため、データ転送
効率をあまり上げることができないという欠点が
あつた。 In the conventional data transfer control method mentioned above,
The CPU must issue an SIO instruction and handle an interrupt by accepting a CE or DE signal at the end of execution for each data block, resulting in a large CPU overhead and therefore not being able to significantly improve data transfer efficiency. There were flaws.
本発明の目的は、CPUのオーバーヘツドの小
さいデータ転送制御方式を提供することにあり、
そのため、データ転送制御ポインタを設け、
CPU側とADP側とがそれぞれ独立してデータ転
送制御ポインタにアクセスし、その表示の参照と
更新とを制御することにより、CPUにおける割
り込み処理の必要なしに、データ転送処理を実行
できるようにする。
An object of the present invention is to provide a data transfer control method with low CPU overhead.
Therefore, a data transfer control pointer is provided,
By allowing the CPU side and the ADP side to independently access the data transfer control pointer and control reference and update of its display, data transfer processing can be executed without the need for interrupt processing in the CPU. .
それにより本発明の構成は、中央処理装置、主
記憶装置、ブロツク多重チヤネルおよび通信アダ
プタにより構成されるシステムにおいて、主記憶
装置内にデータ転送制御ポインタを設け、中央処
理装置はデータ転送の際、転送用意が完了したと
き、上記データ転送制御ポインタがクリアされて
いることを確認して該データ転送制御ポインタに
転送ブロツク数分の転送要求表示を設定し、通信
アダプタは転送処理可能なときブロツク多重チヤ
ネルによりデータ転送制御ポインタを参照し、転
送要求表示が識別された場合にデータ転送処理
と、データ転送制御ポインタの転送要求表示を復
旧する処理とを、ブロツクごとに転送ブロツク数
分逐次実行することを特徴とするものである。 Accordingly, the configuration of the present invention is such that in a system composed of a central processing unit, a main memory, a block multichannel, and a communication adapter, a data transfer control pointer is provided in the main memory, and the central processing unit When the transfer preparation is completed, confirm that the data transfer control pointer is cleared, set the transfer request display for the number of transfer blocks in the data transfer control pointer, and the communication adapter performs block multiplexing when transfer processing is possible. The data transfer control pointer is referenced by the channel, and when a transfer request indication is identified, data transfer processing and processing for restoring the transfer request indication of the data transfer control pointer are sequentially executed for each block by the number of transfer blocks. It is characterized by:
以下に、本発明を実施例にしたがつて説明す
る。
The present invention will be explained below using examples.
第３図は本発明方式の１実施例の説明図であ
り、そして第４図はその動作説明図である。第３
図において、８はCPU、９は主記憶装置MEM、
１０はブロツクマルチプレクサBMC機能をもつ
チヤネル装置CHU、１１は通信アダプタADP、
１２は転送制御ポインタ（以後、単にポインタと
いう）、１３はデータ、１４はCCWを表わす。動
作は、次のように行なわれる。 FIG. 3 is an explanatory diagram of one embodiment of the system of the present invention, and FIG. 4 is an explanatory diagram of its operation. Third
In the figure, 8 is the CPU, 9 is the main memory MEM,
10 is a channel device CHU with block multiplexer BMC function, 11 is a communication adapter ADP,
12 represents a transfer control pointer (hereinafter simply referred to as a pointer), 13 represents data, and 14 represents a CCW. The operation is performed as follows.
CPUは、処理の開始時にMEMの所定の位置
に、システムの最小処理単位であるｎビツト（た
とえば１バイト）の大きさのポインタ１２を設定
しその初期値を“０”にセツトする。処理中、た
とえばデータ１３のＩ／Ｏ転送の必要が生じたと
き、SIOの発行とともにこのポインタ１２を、転
送ブロツク数分だけ“１”へ更新（最大ｎ個）す
る。 At the start of processing, the CPU sets a pointer 12 having a size of n bits (for example, 1 byte), which is the minimum processing unit of the system, at a predetermined position in the MEM, and sets its initial value to "0". During processing, for example, when I/O transfer of data 13 is required, SIO is issued and this pointer 12 is updated to "1" by the number of transfer blocks (maximum n).
なおCPUは、第４図に示すようなCCW群１４
を用意している。これにより、CHUは、CCW１
のポインタチエツクおよびCCW２のTIC
（Transfer in Channal＝ブランチコマンド）に
より、CPUがポインタ１２を更新するまで、繰
り返し、ポインタ１２の値をチエツクすなわち監
視し続け、CPUがポインタを更新したとき、
CCW３のRead／Writeコマンドへとび越す。 Note that the CPU has CCW group 14 as shown in Figure 4.
are available. As a result, CHU is CCW1
pointer check and TIC of CCW2
(Transfer in Channel = branch command), the value of pointer 12 is repeatedly checked or monitored until the CPU updates pointer 12, and when the CPU updates the pointer,
Skip to CCW3 Read/Write command.
CHUは、このCCW３のRead／Writeコマンド
を実行し、データ１３を１ブロツク分だけADP
を介して相手システムへ転送する。そして転送終
了後、次のCCW４のポインタ更新コマンドを実
行する。このポインタ更新動作は、ポインタ１２
中の１ビツトの“１”を“０”にリセツトするこ
とである。CHUは、ポインタ更新後、CCW５の
TICにより再びCCW１のポインタチエツクに戻
り、ポインタの各ビツト内容が全て“０”になる
まで上記のRead／Writeおよびポインタ更新動
作を繰り返す。そして、ポインタの内容が全て
“０”にリセツトされたとき、最初のCCW１およ
びCCW２によるポインタの更新監視動作に戻る。 The CHU executes this CCW3 Read/Write command and ADPs data 13 for one block.
Transfer to the other party's system via. After the transfer is completed, the next CCW4 pointer update command is executed. This pointer update operation is performed by pointer 12
This involves resetting one bit of "1" to "0". After CHU updates the pointer, CCW5
TIC returns to the pointer check of CCW1, and the above Read/Write and pointer update operations are repeated until the contents of each bit of the pointer are all "0". Then, when the contents of the pointers are all reset to "0", the process returns to the initial pointer update monitoring operation by CCW1 and CCW2.
他方CPUは、最初のSIO発行において、ポイン
タの更新を行なつた後、他の処理を行なうととも
に、ポインタの内容が全て“０”になつたか否か
を監視する。ポインタの全ビツト“０”を検知し
たとき、次の転送データがあれば再びポインタを
更新する。ここでCHUは、CCW１の実行におい
てポインタが更新されたことを知り、CCW３へ
とび越して、前と同様にデータ転送処理を行な
う。 On the other hand, the CPU updates the pointer in the first SIO issue, performs other processing, and monitors whether the contents of the pointer have become all "0". When all bits of the pointer are detected as "0", the pointer is updated again if there is next transfer data. Here, the CHU learns that the pointer has been updated in the execution of CCW1, jumps to CCW3, and performs the data transfer process as before.
このようなCCW群およびポインタを、それぞ
れ通信相手の任意複数のシステムに対して設ける
ことにより、データ転送のための割込み処理が不
要となり、複数システム間での通信を、CPUの
低オーバーヘツドで実現することができる。また
CHUおよび通信アダプタADP側においても、処
理効率の向上が得られる。 By providing such CCW groups and pointers for arbitrary multiple communication partner systems, interrupt processing for data transfer is no longer necessary, and communication between multiple systems is realized with low CPU overhead. can do. Also
Processing efficiency can also be improved on the CHU and communication adapter ADP sides.
なお、システム間でのデータ転送を行なう場合
には、たとえばシステムＡとシステムＢとした場
合、それぞれのシステムのCPUが用意するCCW
群のデータ転送の方向を整合させる必要があり、
システムＡが入力コマンドであれば、システムＢ
は出力コマンドをCCW３に用意しなければなら
ない。 Note that when data is transferred between systems, for example, in the case of system A and system B, the CCW prepared by the CPU of each system is
It is necessary to align the direction of data transfer of the group,
If system A is an input command, system B
must prepare an output command in CCW3.
第５図は本発明方式の他の実施例を示す。本実
施例は、CPU側とADP側の両方の状態を２組の
ポインタ１５，１６を用いて表示できるようにし
たものである。ポインタ１５，１６は、レジスタ
あるいはカウンタのいずれで構成されてもよい。 FIG. 5 shows another embodiment of the system of the present invention. In this embodiment, the states of both the CPU side and the ADP side can be displayed using two sets of pointers 15 and 16. Pointers 15 and 16 may be configured as registers or counters.
動作は通の通りである。はじめにポインタ１
５，１６はリセツトされており、CPUデータ転
送要求をもつたとき、ポインタ１５を＋１更新す
る。CHUは、第４図の実施例の場合と同様に、
CCW群１４により、ポインタ１５の更新を監視
している。しかし本実施例の場合には、ポインタ
１６の内容とポインタ１５の内容とが異なつてい
ることにより検知される。 The operation is as usual. Introduction pointer 1
Pointers 5 and 16 are reset, and when a CPU data transfer request is received, pointer 15 is updated by +1. As in the case of the embodiment of FIG. 4, the CHU is
Updates to the pointer 15 are monitored by the CCW group 14. However, in the case of this embodiment, this is detected because the contents of the pointer 16 and the contents of the pointer 15 are different.
CHUは、両ポインタ間の不一致を検知したと
き、Read／Writeコマンドを実行し、その実行
終了後にポインタ１６を＋１更新する。ここでポ
インタ１５および１６の内容は一致するので、
CHUはポインタ更新の監視動作に戻る。 When the CHU detects a mismatch between both pointers, it executes a Read/Write command, and updates the pointer 16 by +1 after the execution is completed. Here, the contents of pointers 15 and 16 match, so
The CHU returns to monitoring pointer updates.
CPUも、同様にポインタ１５および１６の内
容を監視しており、両方のポインタの内容が一致
したとき、ポインタ１５の＋１更新を行なう。
CHUは再び両ポインタ間の不一致を検知し、前
と同様にRead／Write動作を実行し、ポインタ
１６を＋１更新する。 The CPU similarly monitors the contents of pointers 15 and 16, and updates pointer 15 by +1 when the contents of both pointers match.
The CHU again detects the mismatch between both pointers, performs the Read/Write operation as before, and updates pointer 16 by +1.
このように、ポインタ１５および１６は、
CPUの更新動作によつてつくられた両ポインタ
間の不一致状態が、CHUのデータ転送動作の実
行によつて解消されるという形で、CPUとCHP
との間の制御情報および状態情報のやりとりを中
介することができる。この実施例の場合、両ポイ
ンタの内容は、更新回数の増加につれて増大する
が、たとえば予め設定されているポインタのサイ
ズを超えたときリセツトするように構成すること
ができる。 In this way, pointers 15 and 16 are
CPU and CHP
It is possible to mediate the exchange of control information and status information between the host and the host. In this embodiment, the contents of both pointers increase as the number of updates increases, but the contents can be configured to be reset when, for example, a preset pointer size is exceeded.
第６図は、本発明方式の更に他の実施例を示し
たものである。本実施例は、CHUがポインタ更
新の監視状態にあるとき、ポインタをチエツクす
る周期を、条件によつて変更できるようにしたも
のである。同図は、第３図および第４図に示した
実施例方式を改良したものであり、１７はこの目
的のために設けられたタイマであり、通信用イン
タフエース部１８の個々のデバイスDV毎に設定
可能に構成されている。 FIG. 6 shows still another embodiment of the system of the present invention. In this embodiment, when the CHU is in a pointer update monitoring state, the cycle of checking the pointer can be changed depending on conditions. This figure is an improved version of the embodiment shown in FIGS. 3 and 4, and 17 is a timer provided for this purpose. It is configured so that it can be set to
前述した実施例方式では、CPUとCHUとが一
体に構成されているようなシステムに適用された
場合、通信アダプタADPによる負荷が大きくな
ると、ポインタチエツク頻度が増大し、CPUの
実効処理効率が著しく低下するという問題が生じ
る。また、同一通信アダプタADP内では、各DV
の処理の優先順位が同一になるため、使用率の高
いデバイスDVに対するサービスが低下する欠点
がある。そこで本実施例は、CCW１によるポイ
ンタチエツク後、CPUからの転送要求がないこ
とを認識したときタイマ１７を起動し、タイマ１
７がその設定値に達したときにはじめて次のポイ
ンタチエツクを実行できるようにし、ポインタチ
エツク周期に一定の時間遅延を付加することによ
り、上記の問題を解決したものである。タイマ１
７の値は、予めコマンドによりデバイスDV毎に
設定される。なお、CCW４のポインタ更新コマ
ンドの実行後にタイマ再設定コマンドを挿入し、
次の処理の優先順位を動的に変更することもでき
る。 In the above-described embodiment method, when applied to a system in which the CPU and CHU are integrated, as the load from the communication adapter ADP increases, the frequency of pointer checks increases, and the effective processing efficiency of the CPU significantly decreases. The problem arises that the amount of energy decreases. Also, within the same communication adapter ADP, each DV
Since the processing priorities of the two devices are the same, there is a drawback that the service for the device DV with a high usage rate is degraded. Therefore, in this embodiment, after the pointer check by CCW1, when it is recognized that there is no transfer request from the CPU, the timer 17 is activated, and the timer 17 is activated.
The above problem is solved by making it possible to execute the next pointer check only when the pointer check period reaches the set value, and by adding a certain time delay to the pointer check period. timer 1
The value 7 is set in advance for each device DV by a command. In addition, insert the timer reset command after executing the CCW4 pointer update command,
It is also possible to dynamically change the priority of the next process.
以上のように、本発明によれば、CPUとCHU
あるいは通信アダプタが、割込み方式によらずに
相互にポインタを制御してデータ転送制御を行な
うことにより、CPUのオーバーヘツドを大幅に
改善することができる。
As described above, according to the present invention, the CPU and CHU
Alternatively, the CPU overhead can be significantly improved by allowing communication adapters to mutually control pointers and control data transfer without using an interrupt method.
第１図は一般的なデータ処理システムの構成
図、第２図は従来のデータ転送制御方式の動作説
明図、第３図は本発明方式の１実施例の構成図、
第４図はその動作説明図、第５図および第６図は
他の実施例の構成図である。
図中、８はCPU、９は主記憶装置MEM、１０
はチヤネル装置CHU、１１は通信アダプタ
ADP、１２はデータ転送制御ポインタ、１４は
CCW群、１７はタイマを表わす。
FIG. 1 is a block diagram of a general data processing system, FIG. 2 is a diagram explaining the operation of a conventional data transfer control system, and FIG. 3 is a block diagram of an embodiment of the system of the present invention.
FIG. 4 is an explanatory diagram of its operation, and FIGS. 5 and 6 are configuration diagrams of other embodiments. In the figure, 8 is the CPU, 9 is the main memory MEM, 10
is the channel device CHU, 11 is the communication adapter
ADP, 12 is a data transfer control pointer, 14 is
CCW group 17 represents a timer.
Claims (1)
ヤネルおよび通信アダプタにより構成されるシス
テムにおいて、主記憶装置内にデータ転送制御ポ
インタを設け、中央処理装置はデータ転送の際、
転送用意が完了したとき、上記データ転送制御ポ
インタがクリアされていることを確認して該デー
タ転送制御ポインタに転送ブロツク数分の転送要
求表示を設定し、通信アダプタは転送処理可能な
ときブロツク多重チヤネルによりデータ転送制御
ポインタを参照し、転送要求表示が識別された場
合にデータ転送処理と、データ転送制御ポインタ
の転送要求表示を復旧する処理とを、ブロツクご
とに転送ブロツク数分逐次実行することを特徴と
するデータ転送制御方式。1. In a system consisting of a central processing unit, main memory, block multichannel, and communication adapter, a data transfer control pointer is provided in the main memory, and the central processing unit
When the transfer preparation is completed, confirm that the data transfer control pointer is cleared, set the transfer request display for the number of transfer blocks in the data transfer control pointer, and the communication adapter performs block multiplexing when transfer processing is possible. The data transfer control pointer is referenced by the channel, and when a transfer request indication is identified, data transfer processing and processing for restoring the transfer request indication of the data transfer control pointer are sequentially executed for each block by the number of transfer blocks. A data transfer control method featuring:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171542A JPS5960631A (en) | 1982-09-30 | 1982-09-30 | System for controlling data transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171542A JPS5960631A (en) | 1982-09-30 | 1982-09-30 | System for controlling data transfer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960631A JPS5960631A (en) | 1984-04-06 |
| JPH0115904B2 true JPH0115904B2 (en) | 1989-03-22 |
Family
ID=15925049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171542A Granted JPS5960631A (en) | 1982-09-30 | 1982-09-30 | System for controlling data transfer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960631A (en) |
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| JPS5323534A (en) * | 1976-08-18 | 1978-03-04 | Fujitsu Ltd | Communication system between sub-systems |
| JPS5347242A (en) * | 1976-10-12 | 1978-04-27 | Sanyo Electric Co Ltd | Input/output control system for electronic computer |
| JPS5424553A (en) * | 1977-07-27 | 1979-02-23 | Omron Tateisi Electronics Co | Control system for data transfer |
| JPS54143035A (en) * | 1978-04-28 | 1979-11-07 | Fujitsu Ltd | Queue overflow processing system |
| JPS56152027A (en) * | 1980-04-25 | 1981-11-25 | Hitachi Ltd | Processing system for job execution result |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5960631A (en) | 1984-04-06 |
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