JPH01153985A - Pattern generating device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体の試験装置に係り、特にメモリテスタ
のパターン発生器の発生パターンの検査に好適なパター
ン発生装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor testing device, and more particularly to a pattern generator suitable for testing patterns generated by a pattern generator of a memory tester.
従来の方式は、特開昭54−150087号公報に記載
されているように、パターン発生器から毎サイクル発生
されるパターンが変化する毎にカウンタによυカウント
しくパターンの0.1の変化量)、その結果が予じめ用
意されている期待値と一致するか否かで、発生パターン
の正常、異常を判定していた。In the conventional method, as described in Japanese Unexamined Patent Publication No. 54-150087, a counter counts υ every time the pattern generated every cycle by a pattern generator changes, and the amount of change of 0.1 in the pattern is calculated. ), the occurrence pattern was determined to be normal or abnormal based on whether the result matched a pre-prepared expected value.
上記従来技術は、パターン発生器からのパターンの0.
1の変化量だけをカウントするものであり、1サイクル
毎のパターンの変化までは+!lL査されていなかった
。The above-mentioned prior art uses 0.0% of the pattern from the pattern generator.
It only counts the amount of change of 1, and the change in pattern for each cycle is +! It had not been inspected.
この具体例を第3図、第4図を使って説明する。A specific example of this will be explained using FIGS. 3 and 4.
第3図は、誤ったパターンを発生した場合のタイミイン
グチャート例であり、3サイクル目のパターンが@2”
から10″に誤った場合を仮定している。Figure 3 is an example of a timing chart when an incorrect pattern is generated, and the pattern in the third cycle is @2”
It is assumed that the difference is from 10″ to 10″.
第4図は、第3パターン発生器1の発生パターンを1ビ
ット単位で表わしたものであシ、第3図の誤ま9パター
ンは2ビツト目の3サイクル目でパルスがHにならず、
4サイクル目で遅れてHになったものである。第4図で
示すようにパターンの変化が1サイクル遅れた場合にお
いて、従来技術では11の変化量をカウントするだけで
6D、3テイクル目で変化した場合、4?イクル目で変
化した場合いずれにおいても、変化量は同じであるため
、結果は正常と判断されてしまう。FIG. 4 shows the generation pattern of the third pattern generator 1 in 1-bit units. In the incorrect 9th pattern in FIG. 3, the pulse does not go to H in the third cycle of the second bit.
The signal became H after a delay in the fourth cycle. As shown in FIG. 4, when the pattern change is delayed by one cycle, the conventional technology only counts the amount of change of 11, and if the change occurs at 6D and the third takele, then 4? In either case, the amount of change is the same, so the result is determined to be normal.
つ′1シ、この例のように従来技術では、[lLlの変
化量の誤シは発見できるが、[Llの変化時間の誤シは
発見することはできなかった。As in this example, with the prior art, an error in the amount of change in [lLl] can be found, but an error in the change time of [Ll] cannot be discovered.
また、従来技術において、パターンの検査は全体の結果
が期待値と一致すればよいものであシ、1サイクル毎の
パターンについての検査に配慮がなされていなかった。Furthermore, in the prior art, pattern testing only requires that the overall result match an expected value, and no consideration is given to pattern testing for each cycle.
本発明の目的は、パターン発生器よシ発生されるパター
ンを1サイクル毎に正常、異常の比較判定を行う手段を
提供するものである。An object of the present invention is to provide a means for comparing and determining whether a pattern generated by a pattern generator is normal or abnormal for each cycle.
一上記目的は、パターン発生器よシ発生されるパターン
に着目し、現在発生されているパターンと、それ以前に
発生されたパターン間にるる規則性分出し、その関係を
期待値とすることにより、1サイクル毎の検査を可能と
しようとしたものであり、現在発生されたパターンとそ
の以前に発生されたパターンを一時保持する手段と、こ
の2つのパターン間で算2#論理演算を行い出力する手
段と、この演算結果の期待値を保愕する期待値記憶手段
と、上記演算手段と期待値記憶手段を比較し一致、不一
致を判定する手段と、不一致の場合その信号全記憶する
手段を設けることにより達成できる。The above purpose is to focus on the patterns generated by the pattern generator, find out the regularity between the currently generated pattern and the previously generated patterns, and use the relationship as the expected value. , which was intended to enable inspection for each cycle, and includes a means for temporarily holding the currently generated pattern and the previously generated pattern, and a method for performing arithmetic 2# logical operations between these two patterns and outputting them. means for calculating the expected value of the calculation result, expected value storage means for storing the expected value of the calculation result, means for comparing the calculation means and the expected value storage means to determine whether they match or do not match, and means for storing all the signals when they do not match. This can be achieved by providing
パターン発生器から発生される現在のパターンを保持す
るレジスタと、現在のパターン以前に発生されたパター
ンを保持するレジスタを用い、毎サイクルパターンをレ
ジスタに取り込む。次に前記2つのレジスタの出力によ
シ、算術論理演算を行い結果を出力する。これを毎サイ
クル期待値と比較することによシ、一致、不一致を出力
し、パターンの正常、異常分判定する。A register is used to hold the current pattern generated by the pattern generator, and a register is used to hold patterns generated before the current pattern, and a pattern is loaded into the register every cycle. Next, arithmetic and logical operations are performed on the outputs of the two registers and the results are output. By comparing this with the expected value every cycle, a match or a mismatch is outputted to determine whether the pattern is normal or abnormal.
各動作とも論理回路の基本動作であるので、誤動作する
ことはない。Since each operation is a basic operation of a logic circuit, there is no possibility of malfunction.
以下、本発明の第1の実施例を第1図、第2図。 A first embodiment of the present invention will be described below with reference to FIGS. 1 and 2.
第3図によって説明する。This will be explained with reference to FIG.
第1の実施例の構成は、パターン発生器1.パターン発
生器1より発生される現在のパターンを保持するレジス
タ2.現在のパターンよシーっ前のパターンを保持する
レジスタ3、レジスタ2とレジスタ3の出力値を算術論
理演算する算術論理演算回路4、この出力の期待値を保
持しておく期待値レジスタ5、算術論理演算回路4と期
待値レジスタ5の出力を比較し、一致か否かを判定する
比較回路6(結果が一致であれば正常でパルスなし、結
果が不一致であれば異常でHパルスを出力)、比較回路
6の出力によシ正常、異常を示すフリップ70ツブ7(
′0″で正常、11′で異常)より構成されている。The configuration of the first embodiment includes a pattern generator 1. A register 2 that holds the current pattern generated by the pattern generator 1. A register 3 that holds the pattern before the current pattern, an arithmetic logic circuit 4 that performs arithmetic and logic operations on the output values of registers 2 and 3, an expected value register 5 that holds the expected value of this output, and an arithmetic logic circuit 4 that holds the expected value of this output. A comparison circuit 6 compares the outputs of the logic operation circuit 4 and the expected value register 5 and determines whether they match or not (if the results match, it is normal and no pulse is output; if the results do not match, it is abnormal and outputs an H pulse) , according to the output of the comparison circuit 6, the flip 70 knob 7 (
'0'' is normal, 11' is abnormal).
第2図は、パターン発生器7が正常なパターンを発生し
た場合のタイムチャート例であシ、第3図は3サイクル
目に誤ったパターンを発生した場合のタイムチャート例
である。ここで比較回路6が不安定時(最初の1サイク
ル目まで)はリセット信号が7リツグフaツブ7に出力
される。FIG. 2 is an example of a time chart when the pattern generator 7 generates a normal pattern, and FIG. 3 is an example of a time chart when the pattern generator 7 generates an incorrect pattern in the third cycle. Here, when the comparator circuit 6 is unstable (until the first cycle), a reset signal is output to the 7 Rig Hub 7.
以下、第1図、第2図により、パターンが正常に地理さ
れた適合について説明する。Adaptation in which the pattern is correctly mapped will be described below with reference to FIGS. 1 and 2.
1番目のクロックにより、パターン発生器1から発生さ
れるパターン@0”をレジスタ2にJI込む。2番目の
クロックによシレジスタ3はレジスタ2の出力@0”を
取シ込み、レジスタ2はパターン発生器1からのパター
ン11”を取)込む。算術論理演算回路4はレジスタ2
からレジスタ3の出力値を減算した結果@1”を比較回
路6に出力する。The first clock inputs the pattern @0'' generated from the pattern generator 1 into the register 2. The second clock inputs the pattern @0'' from the register 2, and the register 2 inputs the pattern. The arithmetic logic circuit 4 receives the pattern 11'' from the generator 1.
The output value of the register 3 is subtracted from the value @1'', and the result is output to the comparator circuit 6.
ここで期待値レジスタ5には初期値として1”が保持さ
れている。比較回路6は算術論理演算回路40出力11
”と期待1直レジスタ5の出力″′1”が−致でるるこ
とを比較判定する。よってフリップ70ツブは@0”の
状態であシバターンは正常であることがわかる。3番目
のクロックにより、レジスタ3はレジスタ2の出力@1
″を取シ込み、同時にレジスタ2は“2”を取り込む。Here, the expected value register 5 holds 1" as an initial value. The comparison circuit 6 is an arithmetic logic operation circuit 40 output 11
It is compared and determined that the output of the expected 1st direct register 5 is ``1''.Therefore, it can be seen that the flip 70 knob is in the @0'' state and the shiba turn is normal. The third clock causes register 3 to output register 2 @1
", and at the same time register 2 receives "2".
算術論理演算回路4はレジスタ2からレジスタ5の出力
値を減算した結果11′″を比較回路6に出力する。比
較回路6では、この出力”1”と期待値レジスタ5の出
力′″1′″が一致であることを比較判定する。パター
ンは正常でめるため7リツプ7aツブ7は@0”の状態
である。この一連の動作をパターンの最後まで続けて行
く。第2図のタイムチャート例では、パターンは正常で
あるので、最後まで7リツプ7oツブは@Onの状態で
るる。The arithmetic logic operation circuit 4 subtracts the output value of the register 5 from the register 2 and outputs the result 11'' to the comparison circuit 6.The comparison circuit 6 compares this output "1" with the output "1" of the expected value register 5. It is compared and determined that `` is a match. Since the pattern is found to be normal, the 7 lip 7a knob 7 is in the state of @0''. Continue this series of movements until the end of the pattern. In the example time chart of FIG. 2, the pattern is normal, so the 7 rip 7 o knob remains @On until the end.
次に第1図、第3図を用いて、誤ったパターンを発生し
た場合の動作について説明する。ここでの誤シバターン
は、3サイクル目のパターンが@2″から10″に誤っ
た場合を例にする。Next, the operation when an erroneous pattern is generated will be explained using FIGS. 1 and 3. Here, an example of an erroneous Shiba turn is a case where the pattern in the third cycle is erroneously changed from @2'' to 10''.
1番目のりaツクによシ、パターン発生器1から発生さ
れるパターン@IO”をレジスタ2に取シ込む。2番目
のクロックにより、レジスタ3はレジスタ2の出力値′
mO”を取9込み、レジスタ2は次のパターン@1”を
取り込む。算術論理演算回路4はレジスタ2からレジス
タ3の出力値を減算した結果@1”を比較回路6に出力
する。比較回路6は、この出力値@1′″と期待値レジ
スタ5の出力″1”が一致であることを比較判定する。The first clock inputs the pattern @IO" generated from the pattern generator 1 into the register 2. The second clock causes the register 3 to receive the output value of the register 2.
mO" is fetched 9, and register 2 fetches the next pattern @1". The arithmetic logic operation circuit 4 subtracts the output value of the register 3 from the register 2 and outputs the result @1'' to the comparison circuit 6. The comparison circuit 6 subtracts this output value @1''' and the output value of the expected value register 5 '1''. ” is a match.
よって、7リツグ7aツグ7は0”の状態である。5番
目のクロックによシレジスタ5はレジスタ2の出力12
″を取シ込み、レジスタ2は3サイクル目のパターン1
0”を取)込む。これにより、算術論理演算回路4では
レジスタ2からレジスタ3の出力値を減算した結果′″
−1”を比較回路6に出力する。比較回路6はこの出力
値@−1″と期待値レジスタ5の出力値@1”が不一致
であることを比較判定し、7リツプフaツブ7にHパル
スを出力し、フリップ70ツブ7を@1111にセット
する。この結果5ティクル目で誤ったパターンが発生さ
れたことがわかる。Therefore, 7 register 7a is in the state of 0''. At the fifth clock, register 5 outputs the output 12 of register 2.
”, register 2 is pattern 1 of the 3rd cycle.
As a result, the arithmetic logic circuit 4 subtracts the output value of register 3 from register 2 and obtains the result '''.
-1'' is output to the comparator circuit 6. The comparator circuit 6 compares and determines that this output value @-1'' and the output value @1'' of the expected value register 5 do not match, and outputs an H A pulse is output and flip 70 knob 7 is set to @1111.As a result, it can be seen that an incorrect pattern has been generated at the 5th tick.
以上のように、不一致が出力された場合は、誤ったパタ
ーンが発生されたときであることが容易にわかる。As described above, when a mismatch is output, it can be easily seen that an incorrect pattern has been generated.
このように、従来技術ではパターン発生中に発見できな
かった誤)パターンを発見することが可能となった。In this way, it has become possible to discover erroneous patterns that could not be discovered during pattern generation using the prior art.
第1の実施例では、パターン発生器1からのパターンが
昇順(現在と一つ前のパターンの差が@1つであっため
、期待値レジスタ5を変化させる必要がなかった。次に
第2の実施例として、期待値が毎サイクル変化する場合
について、第3図、第6図全周いて説明する。In the first embodiment, the patterns from the pattern generator 1 are arranged in ascending order (the difference between the current and previous pattern is @1, so there is no need to change the expected value register 5. As an example, a case where the expected value changes every cycle will be explained with reference to FIGS. 3 and 6.
第2の実施例は第1の実施例の構成図にカウンタ8と期
待値を記憶するメモリである期待値メモリ9を付刃■し
たものである。The second embodiment is obtained by adding a counter 8 and an expected value memory 9, which is a memory for storing expected values, to the configuration diagram of the first embodiment.
以下、第2の実施例の動作について説明する。The operation of the second embodiment will be explained below.
カウンタ8には予め一1@がセットされている。11@ is set in the counter 8 in advance.
また第2の実施例において算術論理演算回路4は減算機
能を持っている。比較回路6の不安定時(最初の1サイ
クル目)はリセット信号が7リツプ7r:1ツブ7に出
力される。Further, in the second embodiment, the arithmetic and logic operation circuit 4 has a subtraction function. When the comparator circuit 6 is unstable (in the first cycle), a reset signal is output to the 7r lip 7r:1 tube 7.
1番目のクロックにょシ、パターン発生器1から発生さ
れた@0”をレジスタ2が取シ込む。これと同時にカウ
ンタ8は@0″にカウントアツプされ、期待値メモリ9
からは0番地の内容である@1″が読み出される。2番
目のクロックにょシ、レジスタ5は@0”、レジスタ2
は@1”を各々取シ込む。At the first clock, the register 2 receives @0'' generated from the pattern generator 1. At the same time, the counter 8 counts up to @0'' and the expected value memory 9
The contents of address 0, @1", are read out. At the second clock, register 5 is @0", and register 2 is read out.
takes in @1” respectively.
次に算術論理演算回路4は、レジスタ2からレジスタ5
の出力値を減算した値を比較回路6に出力する。また、
期待値レジスタ5も2番目のりaツクにより期待値メモ
リ9の出力値11”を取り込み、カウンタ8も@1”K
カウントアツプされる。比較回路6は、期待値レジスタ
5の出力″′1”と算術論理演算回路4の出力@1”が
一致であることを判定し、フリフグフロップ7は@0”
の状態でちゃ、正常でめることがわかる。3番目のりa
ツクにょ九レジスタ3は”1″レジスタ2は@0″を各
々取シ込む。算術論理演算回路4は、レジスタ2からレ
ジスタ3の出力値を減算した結果″m−1″を比較回路
6に出力する。これと同時に一つ前のサイクルで期待値
メモリ9からは1番地目の内容である一1″が読み出さ
れてお夛、期待値レジスタ5は3番目のクロックにより
取プ込み比較回路6に出力する。Next, the arithmetic logic operation circuit 4 operates from register 2 to register 5.
A value obtained by subtracting the output value of is output to the comparator circuit 6. Also,
The expected value register 5 also takes in the output value 11" of the expected value memory 9 by the second link, and the counter 8 also receives @1"K.
It will be counted up. The comparison circuit 6 determines that the output "'1" of the expected value register 5 and the output @1" of the arithmetic logic operation circuit 4 match, and the flip-flop 7 outputs @0".
You can see that it is normal if it is in this state. 3rd glue a
The third register 3 takes in "1" and the register 2 takes in @0.The arithmetic logic circuit 4 subtracts the output value of register 3 from register 2 and sends the result "m-1" to the comparison circuit 6. At the same time, in the previous cycle, the contents of the first address, 11'', are read from the expected value memory 9, and the expected value register 5 is fetched and compared at the third clock. Output to circuit 6.
比較回路6では上記2人力が一致でめることを判定する
。よって、フリップ70ツブ7はlo”の状態を保持し
、パターンが正常であることがわかる。The comparator circuit 6 determines that the two human forces match. Therefore, it can be seen that the flip 70 knob 7 maintains the "lo" state and the pattern is normal.
以下、同様の動作によシバターンの検査を最後まで実行
する。第6図のタイムチャート例においては、パターン
は正常であるため、最後まで異常はないが、第2の実施
例においても、誤ったパターンが発生された場合は、第
1の実施例と同様の判定方法によh0パターンを発見す
ることができる。Thereafter, the Shibataan test is executed to the end using the same operation. In the time chart example of FIG. 6, the pattern is normal, so there is no abnormality until the end. However, in the second embodiment, if an incorrect pattern is generated, the same procedure as in the first embodiment will be applied. The h0 pattern can be discovered by the determination method.
第2の実施例においては、発生されるパターンの間に、
規則性が発見できなかった場合においても、カラ/り8
及び期待値メモリ9等を設けることによシ期待値の発生
は可能でるる。In a second embodiment, between the generated patterns,
Even if no regularity is found, color/li8
By providing an expected value memory 9, etc., the expected value can be generated.
次に第3の実施例として、第1、第2の実施例を応用し
、パターン発生器1よシ発生されるパターンの検査を容
易にした例ゑ第7図を用いて説明する。Next, as a third embodiment, an example in which the first and second embodiments are applied to facilitate inspection of patterns generated by the pattern generator 1 will be described with reference to FIG.
パターン発生器1よシ発生されるパターンが、複雑にな
ってきた場合、一つの検査回路(例えば第1図実施例)
では、期待値の発生が困難となるのが普通である。しか
し、第3の実施例によればパターン発生器からの発生パ
ターンより、何らかの規則性を発見し、それに必要なだ
けの検査回路(11・12・・・・・−・・)と、それ
を制御する制御部10金設けることによシ、パターンの
検量の簡略化が可能となる。When the pattern generated by the pattern generator 1 becomes complex, one inspection circuit (for example, the embodiment in FIG. 1) is used.
In this case, it is usually difficult to generate an expected value. However, according to the third embodiment, some kind of regularity is discovered from the pattern generated from the pattern generator, and as many test circuits (11, 12, etc.) as are necessary for that purpose are used. By providing a 10-karat gold control section, pattern calibration can be simplified.
第3の実施例によれば、複雑なパターンの検査が容易に
できる。According to the third embodiment, complex patterns can be easily inspected.
以上、3つの実施例について説明を行ったが、第1.第
2の実施例で説明した期待値の発生方法については、レ
ジスタのみ、またはメモリを用いるものだけにはかぎら
ず、カクンタ等による発生も可能である。また算術論理
演算回路においても、減算にかぎらず、他の論理演算(
加算、2数の減算の絶対値)も可能である。Three embodiments have been described above, and the first embodiment. The expected value generation method described in the second embodiment is not limited to the method using only registers or memory, but can also be generated using kakunta or the like. Furthermore, in arithmetic logic operation circuits, not only subtraction but also other logical operations (
(absolute value of addition, subtraction of two numbers) is also possible.
本発明によれば、パターン発生器より発生されるパター
ン全てについて検査が可能であ)、かつ、パターンに誤
シが発生した場合、パターン発生中であっても、その誤
りが発生した時点で知ることが可能な、半導体試験装置
のパターン発生器を実現できる。According to the present invention, it is possible to inspect all patterns generated by a pattern generator), and if an error occurs in a pattern, it can be detected at the time the error occurs even while the pattern is being generated. A pattern generator for semiconductor testing equipment can be realized.
第1図は本発明の第1の実施例の構成図、第2図は第1
の実施例が正動作した場合のタイムチャート、第3図は
第1の実施例が誤動作した場合のタイムチャート例、第
4図は第3図のパターン発生器よ多出力されたパターン
のタイムチャート、第3図は第2の実施例の構成図、第
6図は第2の実施例の正動作時のタイムチャート、第7
図は第3の実施例の構成図である。
1・・・パターン発生器、 2−・・レジスタ、
3・・・レジスタ、 4・・・算術論理演算回路
、5・・・期待値レジスタ、 6・・・比較回路、7
・・・フリップフロップ、 8・・・カフ/り、9・
・・期待値メモリ、 10−・・制御回路、11・
・・検査回路、 12・・・検査回路。FIG. 1 is a configuration diagram of the first embodiment of the present invention, and FIG. 2 is a configuration diagram of the first embodiment of the present invention.
Fig. 3 is an example of a time chart when the first embodiment malfunctions, and Fig. 4 is a time chart of a pattern that is output multiple times by the pattern generator of Fig. 3. , FIG. 3 is a configuration diagram of the second embodiment, FIG. 6 is a time chart during normal operation of the second embodiment, and FIG.
The figure is a configuration diagram of the third embodiment. 1...Pattern generator, 2-...Register,
3...Register, 4...Arithmetic logic operation circuit, 5...Expected value register, 6...Comparison circuit, 7
...Flip-flop, 8...Cuff/ri, 9.
・・Expected value memory, 10−・Control circuit, 11・
...Test circuit, 12...Test circuit.
Claims (1)
るパターン発生器において、該パターン発生器より現在
発生されたパターン以前のパターンを一時記憶保持する
第1の記憶手段、該パターン発生手段及び該第1の記憶
手段の出力するパターンの間で算術論理演算を行う算術
論理演算手段、上記演算結果の期待値を記憶保持する第
2の記憶手段、該第2の記憶手段の出力と上記算術論理
演算手段の出力の比較を行う比較手段、該比較手段より
出力される不一致信号を記憶する第3の記憶手段を設け
、パターンの発生が正常に行われているか否かの判定を
容易としたことを特徴とするパターン発生装置。1. In a pattern generator that generates test patterns for testing semiconductor LSIs, etc., a first storage means for temporarily storing and holding a pattern previous to the pattern currently generated by the pattern generator, the pattern generation means, and the first storage means; an arithmetic and logic operation means that performs an arithmetic and logic operation between the patterns output by the first storage means; a second storage means that stores and holds an expected value of the result of said operation; and an output of said second storage means and said arithmetic and logic operation. Comparing means for comparing the outputs of the means and third storage means for storing the discrepancy signal outputted from the comparing means are provided to facilitate the determination of whether or not the pattern is being generated normally. Characteristic pattern generator.
Priority Applications (1)
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JP62311898A JPH01153985A (en) | 1987-12-11 | 1987-12-11 | Pattern generating device |
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JP62311898A JPH01153985A (en) | 1987-12-11 | 1987-12-11 | Pattern generating device |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62311898A Pending JPH01153985A (en) | 1987-12-11 | 1987-12-11 | Pattern generating device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01153985A (en) |
-
1987
- 1987-12-11 JP JP62311898A patent/JPH01153985A/en active Pending
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