JPH01147655A - Piggyback type microcomputer device - Google Patents
Piggyback type microcomputer deviceInfo
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- JPH01147655A JPH01147655A JP62306133A JP30613387A JPH01147655A JP H01147655 A JPH01147655 A JP H01147655A JP 62306133 A JP62306133 A JP 62306133A JP 30613387 A JP30613387 A JP 30613387A JP H01147655 A JPH01147655 A JP H01147655A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はオプション切替え機能を有するピギーバック
形マイクロコンピユー々に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to piggyback type microcomputers having an option switching function.
従来例としてプルアップ抵抗を例にとって説明する。第
3図はデプレッション打込みによって有無を決定するプ
ルアップ抵抗の回路囚で、図において、(υはソースが
電源端子に、ドレインとゲートが同一端子に接続された
第1のN型MO8FET 。A conventional example will be explained using a pull-up resistor. Figure 3 shows a circuit diagram of a pull-up resistor whose presence or absence is determined by depression implantation.
(2)はドレインが第1のN型MO8FET (1)の
ドレインとゲートに接続され、ソースとゲートがグラン
ド端子に接続された第2のN型MO8FET 、 (3
)は上記第1のN型MO3FET (1)のドレインと
ゲート及び第2のN型MO8FET (2)のドレイン
が接続された端子を入力とするインバータ、(4)はゲ
ートがインバー4 (3)の出力端子に、ソースが電源
端子に、ドレインが出力端子(5)にそれぞれ接続され
、プルアップ抵抗となるP型MO8FETである。(2) is a second N-type MO8FET whose drain is connected to the drain and gate of the first N-type MO8FET (1), and whose source and gate are connected to the ground terminal, (3)
) is an inverter whose input is the terminal connected to the drain and gate of the first N-type MO3FET (1) and the drain of the second N-type MO8FET (2), and (4) is an inverter whose gate is an inverter (3) This is a P-type MO8FET whose source is connected to the power supply terminal and whose drain is connected to the output terminal (5) and serves as a pull-up resistor.
次に動作について説明する。ウェハプロセスにより、第
1のN型MO8FET (1)のみにデプレッションが
打ち込まれたとすると、N型MO5FET (13はデ
プレッション型トランジスタとなるため、インバータ(
3)の入力は% Haレベルとなり、P型MO9FET
(41のゲートは″L#レベルとなるため、P型MO8
FET(4)は導通状態となり、プルアップ抵抗となる
。Next, the operation will be explained. If depression is implanted only into the first N-type MO8FET (1) during the wafer process, the N-type MO5FET (13) becomes a depression type transistor, so the inverter (
3) input is at %Ha level, P type MO9FET
(Since the gate of 41 is at "L# level," the P-type MO8
FET (4) becomes conductive and becomes a pull-up resistor.
また、第2のN型MO5FET (2)のみにデプレッ
ションが打ち込まれたとすると、N型MO8FET (
2)はデプレッション型トランジスタとなるため、イン
バータ(3)の入力は“L”レベルとなり、P型MO6
FET(4)のゲートは1Hルベルとなるため、P型M
O3FET(4)は非導通状態であり、プルアップ抵抗
とはならない。Also, if depression is injected into only the second N-type MO5FET (2), then the N-type MO8FET (
Since 2) becomes a depletion type transistor, the input of the inverter (3) becomes “L” level, and the P-type MO6
Since the gate of FET (4) is 1H level, it is P type M
O3FET (4) is in a non-conducting state and does not act as a pull-up resistor.
従来のものは以上の様に構成されていたので、オプショ
ン切替えの状態はウェハプロセスのみ決定でき、ウェハ
プロセスが完了するとその変更ができず、オプションの
状態を切替えるにはマスクを複数個用意しなければなら
ないという問題点があった。The conventional model was configured as described above, so the option switching state could only be determined by the wafer process, and once the wafer process was completed, it could not be changed, and multiple masks had to be prepared to switch the option state. There was a problem that it had to be done.
この発明は上記のような問題点を解消するためになされ
たもので、ウェハプロセスに依存せず、ウェハプロセス
完了後にもオプション切替えが可能となるピギーバック
形マイクロコンピュータ装置を得ることを目的とする。This invention was made to solve the above-mentioned problems, and aims to provide a piggyback type microcomputer device that does not depend on the wafer process and allows option switching even after the wafer process is completed. .
この発明に係るピギーバック形マイクロコンピュータ装
置はオプション決定用のパットをvDD又はVSSパッ
トの近くに配置するとともに、上記オプション決定用パ
ットをVDD又はVSSにワイヤボンドしたインナリー
ドと、ワイヤボンドするかしないかでオプション切替え
を可能としたものである。In the piggyback type microcomputer device according to the present invention, a pad for determining an option is arranged near a vDD or VSS pad, and the pad for determining an option is wire-bonded or not to an inner lead wire-bonded to VDD or VSS. This makes it possible to switch options.
この発明におけるピギーバック形マイクロコンビューク
装置はオプション決定用パットのワイヤボンディングの
切替えによりオプション切替えが可能となる。The piggyback type microcombuque device according to the present invention allows option switching by switching the wire bonding of the option determining pad.
以下、この発明の一実施例を図について説明する。第1
図において、(3)はプルアップトランジスタ(4)の
状態を決定する制御信号(6)を出力するインバータ、
(7)はドレインがインバータ(3)の入力に接続され
、ゲートがVSSに、ソースが電源に接続されたプルア
ップ抵抗となるP型MO8FET 、 +8)はインバ
ータ(3)の入力と、P型MO8FET (7)のドレ
インに接続さiた決定用パットである。そして、決定用
パット(8)はVSSパット(91の近くに配置される
ものとする。An embodiment of the present invention will be described below with reference to the drawings. 1st
In the figure, (3) is an inverter that outputs a control signal (6) that determines the state of the pull-up transistor (4);
(7) is a P-type MO8FET whose drain is connected to the input of the inverter (3), whose gate is connected to VSS, and whose source is a pull-up resistor connected to the power supply. +8) is the input of the inverter (3) and the P-type MO8FET This is a determining pad connected to the drain of MO8FET (7). It is assumed that the deciding pad (8) is placed near the VSS pad (91).
第2図は第1図に示した回路を内蔵したチップ回をアセ
ンブリした状態を示した説明図である。FIG. 2 is an explanatory diagram showing a state in which a chip circuit incorporating the circuit shown in FIG. 1 is assembled.
図において、(8)は決定用パット、(9)はVSSパ
ット、αQはVSSパット(9)がワイヤボンディング
にて接続されたインナーリードである。なお、この発明
の説明の都合上、他のパット及び、他のワイヤボンドに
ついては図示していない。In the figure, (8) is a determining pad, (9) is a VSS pad, and αQ is an inner lead to which the VSS pad (9) is connected by wire bonding. Note that for convenience of explanation of the present invention, other pads and other wire bonds are not shown.
以上のように構成されたこの発明のピギーバック型マイ
クロコンピュータ装置の動作をつぎに説明する。The operation of the piggyback type microcomputer device of the present invention constructed as described above will now be described.
決定用パット(8)をVSSパット(9)と接続された
インナーリード(LOにワイヤボンディングすると(第
2図に図示した状態〕、インバータ(3)の入力は・L
ルベルとなり、制御信号(6)は′″HHルベルるため
、P型MO8FET (4)はプルアップ抵抗とはなら
ない。この時、プルアップトランジスタ(7)を通じて
電源−VSS間に電流が流れるが、ピギーバック型の場
合、搭載したEPROMに常時数10mA流れるので、
プルアップトランジスタ(7)の抵抗値を調整しておけ
ば問題とはならない。When the determining pad (8) is wire-bonded to the inner lead (LO) connected to the VSS pad (9) (the state shown in Figure 2), the input of the inverter (3) is ・L
Since the control signal (6) becomes a ``HH level'' level, the P-type MO8FET (4) does not act as a pull-up resistor.At this time, a current flows between the power supply and VSS through the pull-up transistor (7), but In the case of the piggyback type, several tens of mA constantly flows through the installed EPROM, so
This will not be a problem if the resistance value of the pull-up transistor (7) is adjusted.
次に、決定用パット(8)をどことも接続せず、オープ
ンの状態にした場合、インバータ(3)の入力は%Hル
ベルとなり、制御信号(5)は“L”レベルとなるため
、P型MO8FET (4)はプルアップ抵抗となる。Next, when the deciding pad (8) is not connected to anything and left open, the input of the inverter (3) becomes %H level, and the control signal (5) becomes "L" level, so P The type MO8FET (4) serves as a pull-up resistor.
なお、上記実施例ではオプション切替えの例としてプル
アップ抵抗の有無について説明したが、別の機能でもよ
い。また、第2図のVSSパット(9)に接続されたイ
ンナーリード韓の代りに、ダイパッドがVSSレベルで
あれば、ダイパッドと決定用パットをワイヤボンドして
もよく、更に、第1図のプルアップトランジスタ(7)
の代りにプルダウントランジスタとし、第1図のVSS
パット(9)の代りに電源パットとしてもよく、上記実
施例と全く同様の効果を奏する。In the above embodiment, the presence or absence of a pull-up resistor has been described as an example of option switching, but other functions may be used. In addition, instead of the inner lead wire connected to the VSS pad (9) in Figure 2, if the die pad is at the VSS level, the die pad and the determining pad may be wire-bonded. Up transistor (7)
By using a pull-down transistor instead of VSS in Figure 1,
A power pad may be used instead of the pad (9), and the same effect as in the above embodiment can be obtained.
以上のようにこの発明によれば、決定用パットヲvss
ハツトの近くに設け、ワイヤボンドの有無によってオプ
ションの切替えを決定する事ができる。As described above, according to the present invention, the deciding pad vss
It is installed near the hat, and options can be switched depending on the presence or absence of wire bonds.
第1図はこの発明の一実施例によるピギーバック形コン
ピュータのオプション切替え動作を示す回路図、第2図
は第1図の回路を備えたチップの構造説明図、第3図は
従来のオプション切替え動作を示す回路図である。
図において、(3)・・・インバータ、(4)・・・プ
ルアップ抵抗となるP型MO8FET 、 (5)・・
・出力端子、(6)・・・制御信号、(7)・・・プル
アップトランジスタ、(8)・・・決定用パット、(9
)・・・VSSパット、αQ・・・VSSパット(9)
と接続されたインナーリード、0・・・ピギーバック形
マイクロコンピュータ装置のチップ。
なお、図中、同一符号は同一、または相当部分を示す。Fig. 1 is a circuit diagram showing the option switching operation of a piggyback computer according to an embodiment of the present invention, Fig. 2 is an explanatory diagram of the structure of a chip equipped with the circuit of Fig. 1, and Fig. 3 is a conventional option switching operation. FIG. 3 is a circuit diagram showing the operation. In the figure, (3)...inverter, (4)...P-type MO8FET that serves as a pull-up resistor, (5)...
・Output terminal, (6)...Control signal, (7)...Pull-up transistor, (8)...Decision pad, (9
)...VSS Pat, αQ...VSS Pat (9)
Inner lead connected to 0... chip of piggyback microcomputer device. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (1)
ットの電圧レベルによりオプション切替えの信号を制御
する回路と、上記決定用パットを“H”レベル又は“L
”レベルにワイヤボンドするか、あるいはどこともワイ
ヤボンドしないかの手段により、オプション切替えを可
能とする事を特徴とするピギーバック形マイクロコンピ
ュータ装置。A pad that determines the state of the option, a circuit that controls an option switching signal based on the voltage level of the determining pad, and a circuit that controls the determining pad to either a "H" level or a "L" level.
``A piggyback type microcomputer device characterized by being able to switch options by wire-bonding to the level or not wire-bonding anywhere.''
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62306133A JPH01147655A (en) | 1987-12-02 | 1987-12-02 | Piggyback type microcomputer device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62306133A JPH01147655A (en) | 1987-12-02 | 1987-12-02 | Piggyback type microcomputer device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01147655A true JPH01147655A (en) | 1989-06-09 |
Family
ID=17953451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62306133A Pending JPH01147655A (en) | 1987-12-02 | 1987-12-02 | Piggyback type microcomputer device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01147655A (en) |
-
1987
- 1987-12-02 JP JP62306133A patent/JPH01147655A/en active Pending
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