JPH01132135A - Barrel shifter - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術（第１１図〜第１３図）
発明が解決しようとする問題点（第１４図）問題点を解
決するための手段（第１Ａ図）作 用（第１Ｂ図）
実施例（第２図〜第１０図）
発明の効果
〔概 要〕
入力ビット数のｎ （＞１）入力１出力セレクタを配列
し、これをさらに層状に積み上げた形状に配列接続せし
めたバレルシフタであって、各セレクタ内の配線をポリ
シリコン（Ｐ）・、第１アルミニウム層（ＬＡ）により
行い、各セレクタの入力端子および出力端子への外部配
線を第２アルミニウム層（Ｌ Ｂ）により行い、さらに
、各セレクタのＯビットシフト端子、出力端子、および
これらの外部配線は同一直線上に配置し、これにより、
上述の外部配線を直交方向に接続する第１アルミニウム
層の配線レイアウトを単純化せしめたものである。[Detailed description of the invention] [Table of contents] Overview Industrial field of application Prior art (Figures 11 to 13) Problems to be solved by the invention (Figure 14) Means for solving the problems (Figure 1A) Effect (Figure 1B) Embodiment (Figures 2 to 10) Effects of the invention [Summary] The number of input bits is n (>1). It is a barrel shifter that is arranged and connected in a stacked shape, and the wiring inside each selector is made of polysilicon (P) and the first aluminum layer (LA), and the external wiring to the input terminal and output terminal of each selector is done. is performed by the second aluminum layer (L B), and furthermore, the O bit shift terminal of each selector, the output terminal, and their external wiring are arranged on the same straight line, so that
This simplifies the wiring layout of the first aluminum layer that connects the above-mentioned external wiring in the orthogonal direction.
本発明は集積回路装置として製造されるバレルシフタに
関する。The present invention relates to barrel shifters manufactured as integrated circuit devices.
−ａ的なバレルシフタはマルチプレクサ（セレクタ）を
並列に配列し、さらにこれらを層状に配列せしめたもの
である。たとえば、第１１図に示すように、４→ｌセレ
クタ１００〜１１５：２→ｌセレクタ２００〜２１５
： ２→ｌセレクタ３００〜３１５を並列配列し、さ
らに層状に配列せしめである。ここで、各４−１セレク
タ１００〜１１５は制御信号Ｓｌｌ〜５１４により同一
の動作を行い、各２→ｌセレクタ２００〜２１５は制御
信号Ｓ２１．Ｓ２２により同一動作を行い、各２→１セ
レクタ３００〜３１５は制御信号Ｓ３１．Ｓ３２により
同一動作を行う、従って、４→１セレクタ１００−１１
５は、０ビットシフト（入力端子Ａ選択）、４ビット左
シフト（入力端子Ｂ選択）、８ビット左シフト（入力端
子Ｃ選択）、および１２ビット左シフト（入力端子り選
択）を行い、２→１セレクタ２００〜２１５は、θビッ
トシフト（入力端子Ａ選択）および２ビット右シフト（
入力端子Ｂ選択）を行い、２−１セレクタ３００〜３１
５は、１ビット右シフト（入力端子Ａ選択）および２ビ
ット右シフト（入力端子Ｂ選択）を行う。この結果、制
御信号Ｓ１１〜Ｓ１４、Ｓ２１．２２゜Ｓ３１．３２の
組合せに応じてバレルシフタは、入力信号ＩＮ１５〜Ｉ
ＮＯに対してＯビットシフトから１５ビット右シフトを
行い、出力信号０ＵＴ１５〜０ＵＴＯを送出する。-A type of barrel shifter has multiplexers (selectors) arranged in parallel and further arranged in layers. For example, as shown in FIG. 11, 4→l selectors 100-115: 2→l selectors 200-215
: The 2→l selectors 300 to 315 are arranged in parallel and further arranged in layers. Here, each of the 4-1 selectors 100 to 115 performs the same operation based on the control signals Sll to Sll, and each of the 2→l selectors 200 to 215 performs the same operation using the control signals Sll to Sll. The same operation is performed by S22, and each 2→1 selector 300-315 receives the control signal S31. The same operation is performed by S32, therefore, the 4→1 selector 100-11
5 performs a 0-bit shift (input terminal A selection), a 4-bit left shift (input terminal B selection), an 8-bit left shift (input terminal C selection), and a 12-bit left shift (input terminal selection), and 2 →1 selectors 200 to 215 are for θ bit shift (input terminal A selection) and 2 bit right shift (
Input terminal B selection) and 2-1 selectors 300 to 31
5 performs a 1-bit right shift (input terminal A selection) and a 2-bit right shift (input terminal B selection). As a result, the barrel shifter operates according to the combination of the control signals S11 to S14, S21.22°S31.32, and the input signals IN15 to I
For NO, a 15-bit right shift is performed from O bit shift, and output signals 0UT15 to 0UTO are sent out.
第１１図に示す各４→ｌセレクタおよび２→ｌセレクタ
は、第１２図にその等価回路を示すように、０Ｍ０３回
路により構成できる。従って、ＣＭＯ５）ランジスタを
用いてバレルレジスタを構成できる。Each of the 4→l selector and 2→l selector shown in FIG. 11 can be constructed by an 0M03 circuit, as shown in FIG. 12, the equivalent circuit of which is shown. Therefore, a barrel resistor can be constructed using CMO5) transistors.
その−例として、第１３図に、ＣＭＯＳトランジスタに
おける４−１セレクタのユニットセルの平面図を示す。As an example, FIG. 13 shows a plan view of a unit cell of a 4-1 selector in a CMOS transistor.
なお、２→１セレクタのユニットセルも４→１ユニツト
セルと同一であり、第２アルミニウム層（Ｌ Ｂ）を変
更すればよい。第１３図においては、ユニットセル内の
内部配線はポリシリコン層（Ｐ）および第１アルミニウ
ム層（ＬＡ）のみにより行い、ユニットセル間の配線は
第１アルミニウム層（ＬＡ）と共に第２アルミニウム層
（ＬＢ、図示せず）により行う、このように構成すると
、第２アルミニウム層（Ｌ Ｂ）はユニットセル上を自
由に配置可能となり、レイアウトの自由度が増加する。Note that the unit cell of the 2→1 selector is also the same as the 4→1 unit cell, and the second aluminum layer (LB) may be changed. In FIG. 13, internal wiring within a unit cell is performed using only a polysilicon layer (P) and a first aluminum layer (LA), and wiring between unit cells is performed using a second aluminum layer (LA) as well as a first aluminum layer (LA). With this configuration, the second aluminum layer (LB) can be freely placed on the unit cell, increasing the degree of freedom in layout.
しかしながら、上述のユニットセルを用いた場合、入力
端子Ａ、Ｂ、Ｃ，Ｄの位置と出力端子Ｘの位置とが同一
端にあり、この結果、ユニットセル間の配線が複雑にな
るという問題点があり、さらに、入出力端子Ａ、Ｂ、Ｃ
，Ｄ、Ｘがポリシリコン層（Ｐ）もしくは第１アルミニ
ウム層（ＬＡ）であるので、第１４図に示すごとく、第
１アルミニウム層（ＬＡ）と第２アルミニウム層（ＬＢ
）との接続のためのＬＡ−ＬＢビア（コンタクトホール
）および／あるいはポリシリコン層（Ｐ）と第１アルミ
ニウム層（ＬＡ）との接続のためのＰ−ＬＡビアを必要
とし、この結果、このようなビアの占有面積の増加に伴
い、配線密度が実質的に増加し、レイアウトの自動配線
の効率が低下するという問題点もあった。However, when using the above-mentioned unit cells, the positions of input terminals A, B, C, and D and the position of output terminal In addition, there are input/output terminals A, B, and C.
, D, and X are the polysilicon layer (P) or the first aluminum layer (LA), so as shown in FIG. 14, the first aluminum layer (LA) and the second aluminum layer (LB
) and/or P-LA vias for connecting the polysilicon layer (P) and the first aluminum layer (LA). As the area occupied by such vias increases, the wiring density substantially increases, resulting in a problem in that the efficiency of automatic wiring in the layout decreases.
従って、本発明の目的は、レイアウトを簡素化してレイ
アウトの自動配線の効率を向せしめたバレルシフタを提
供することにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a barrel shifter that simplifies the layout and improves the efficiency of automatic layout wiring.
上述の問題点を解決するための手段は第１Ａ図に示され
る。第１Ａ図においては、セレクタの入力端子Ａ、Ｂ、
Ｃ，Ｄのうち、θビットシフト端子Ａと出力端子Ｘとを
ｙ方向の一直線上に配置させると共に、入力端子Ａ、Ｂ
、Ｃ，Ｄおよび出力端子Ｘへの外部配線をユニットセル
内の配線（Ｐ。A means for solving the above problems is shown in FIG. 1A. In FIG. 1A, the selector input terminals A, B,
Of C and D, the θ bit shift terminal A and the output terminal X are arranged on a straight line in the y direction, and the input terminals A and B
, C, D and the external wiring to the output terminal X are connected to the wiring inside the unit cell (P.
ＬＡ）と異なる配線（ＬＢ）で行うものである。This is done using a different wiring (LB) from LA).
上述の手段によれば、第１Ｂ図に示すように、各ユニッ
トセルには、配線（Ｌ Ｂ）がｙ方向に０ビフトシフト
入力端子Ａと出力端子Ｘ上に配置され、また、他の入力
端子Ｂ、Ｃ，Ｄにもｙ方向に配線（Ｌ Ｂ）が配置され
る。このようにして、ユニットセルの入出力端子への接
続のためのビアは存在しない、なお、配線（Ｌ Ｂ）に
は、後述のごとく、χ方向の配線（ＬＡ）との接続のた
めのビアは存在するが、上述のユニットセルの入出力端
子へのとアがユニットセル間に存在しない分、χ方向の
配線（ＬＢ）のレイアウトは容易となる。According to the above means, as shown in FIG. 1B, in each unit cell, a wiring (LB) is arranged in the y direction on the 0-byft shift input terminal A and the output terminal Wiring (L B) is also arranged in the y direction in B, C, and D. In this way, there are no vias for connection to the input/output terminals of the unit cell. Note that the wiring (L B) has vias for connection to the wiring (LA) in the χ direction, as described later. However, the layout of the wiring (LB) in the χ direction is easier because the above-mentioned connections to the input/output terminals of the unit cells are not present between the unit cells.
第２図は本発明に係るバレルシフタの一セレクタのユニ
ットセルの平面図を示す、第２図においては、ユニット
セルの入出力端子へは第２アルミニウム層（Ｌ Ｂ）が
ＬＡ−ＬＢビアを介して直接接続される。ユニットセル
内においても、各第２アルミニウム層（ＬＢ）はｙ方向
に平行であ、る。FIG. 2 shows a plan view of a unit cell of one selector of the barrel shifter according to the present invention. In FIG. connected directly. Also within the unit cell, each second aluminum layer (LB) is parallel to the y direction.
また、０ビットシフト入力端子Ａと出力端子Ｘとはｙ方
向の同一直線上に位置している。第２図のユニットセル
の等価回路をその入出力端子位置が明確になるように第
３図に示す。Further, the 0-bit shift input terminal A and the output terminal X are located on the same straight line in the y direction. An equivalent circuit of the unit cell shown in FIG. 2 is shown in FIG. 3 so that the positions of its input and output terminals are clear.
第４図、第５図に２→１セレクタの配線例を示す。第４
図のごとく配線すると、０．２ビット右シフトのバレル
シフタが構成できる。つまり、各セレクタの入力端子Ａ
を選択すると、０ビットシフト動作であり、各セレクタ
の入力端子Ｂを選択すると、２ビット右シフト動作であ
る。また、第５図のごとく配線すると０．２ビット左シ
フトのバレルシフタが構成できる。つまり、各セレクタ
の入力端子Ａを選択すると、θビットシフト動作であり
、各セレクタの入力端子Ｂを選択すると、２ビット左シ
フト動作である。FIGS. 4 and 5 show examples of wiring for a 2→1 selector. Fourth
By wiring as shown in the figure, a barrel shifter with a 0.2-bit right shift can be configured. In other words, input terminal A of each selector
When input terminal B of each selector is selected, a 0-bit shift operation is performed, and when input terminal B of each selector is selected, a 2-bit right shift operation is performed. Further, by wiring as shown in FIG. 5, a barrel shifter with a 0.2 bit left shift can be constructed. That is, when input terminal A of each selector is selected, it is a θ bit shift operation, and when input terminal B of each selector is selected, it is a 2-bit left shift operation.
第６図、第７図もまた２→１セレクタの配線例を示す、
第６図、第７図は第４図、第５図にそれぞれ対応するも
のであって、入力端子Ａ、Ｂの位置のみが異なる。すな
わち、第６図、第７図のごとくユニットセルの端子位置
を決定すると、ユニットセル間の第１アルミニウム層（
ＬＡ）と第２アルミニウム層（Ｌ Ｂ）との交差の数が
減少すると共に、第１アルミニウム層（ＬＡ）の長さも
減少する。この結果、ユニットセル間の配線密度は低下
し、配線レイアウトが容易となる。Figures 6 and 7 also show wiring examples of a 2→1 selector.
FIGS. 6 and 7 correspond to FIGS. 4 and 5, respectively, and only the positions of input terminals A and B differ. That is, when the terminal positions of the unit cells are determined as shown in FIGS. 6 and 7, the first aluminum layer (
As the number of intersections between LA) and the second aluminum layer (LB) decreases, the length of the first aluminum layer (LA) also decreases. As a result, the wiring density between unit cells is reduced and wiring layout becomes easier.
第８図は４−１セレクタの配線例を示す、第８図におい
ては、χ方向に配列されたセレクタ群の入力端子Ａおよ
び出力端子Ｘは、他のχ方向に配列されたセレクタ群の
入力端子Ａおよび出力端子Ｘと同一直線上に位置する。FIG. 8 shows a wiring example of a 4-1 selector. In FIG. 8, the input terminal A and the output terminal X of a selector group arranged in the χ direction are the input terminals of another selector group arranged in the χ Located on the same straight line as terminal A and output terminal X.
この結果、バレルシフタ全体において、第２アルミニウ
ム層（Ｌ Ｂ）の配線レイアウトは容易かつ簡略化され
る。As a result, the wiring layout of the second aluminum layer (LB) in the entire barrel shifter is facilitated and simplified.
第９図は４→ｌセレクタおよび２→１セレクタが混在し
た配置例を示す、この場合にも、χ方向のセレクタ群の
入力端子Ａおよび出力端子Ｘは他のχ方向のセレクタ群
の入力端子Ａおよび出力端子Ｘとｙ方向の同一直線上に
配置される。さらに、２−１セレクタの入力端子Ｂの位
置は、第２アルミニウム層（ＬＢ）の規則性を保持する
ように決定されている。FIG. 9 shows an example of an arrangement in which 4→l selectors and 2→1 selectors are mixed. In this case, the input terminal A and output terminal X of the selector group in the χ direction are the input terminals of the other selector group in the χ direction A and the output terminal X are arranged on the same straight line in the y direction. Furthermore, the position of the input terminal B of the 2-1 selector is determined so as to maintain the regularity of the second aluminum layer (LB).
第１０図はさらに４→ｌセレクタおよび２−１セレクタ
の配置例を示すものであって、Ｏ〜７ビット右シフトバ
レルシフタを構成する。４−１セレクタで構成される第
１のシフタは、制御信号Ｓ１１〜Ｓ１４に応じて、０ビ
ットシフト、２ビット右シフト、４ビット右シフト、６
ビット右シフト、および６ビット右シフトを行い、２−
１セレクタで構成される第２のシフタは、０ビットシフ
ト、２ビット右シフトを行う、従って、全体で０〜７ビ
ットの右シフトを行える。たとえば、第１のシックにお
いて、入力端子Ｃを選択し、第２のシフタにおいて、入
力端子Ｂを選択すると、５ビット右シフトが行われる。FIG. 10 further shows an example of the arrangement of a 4→l selector and a 2-1 selector, which constitute an O to 7-bit right shift barrel shifter. The first shifter, which is composed of a 4-1 selector, performs a 0-bit shift, a 2-bit right shift, a 4-bit right shift, and a 6-bit shift according to the control signals S11 to S14.
Perform bit right shift and 6 bit right shift, 2-
The second shifter composed of 1 selector performs a 0-bit shift and a 2-bit right shift, so it can perform a 0-7 bit right shift in total. For example, when input terminal C is selected in the first shifter and input terminal B is selected in the second shifter, a 5-bit right shift is performed.
この場合においても、第２アルミニウム層（Ｌ Ｂ）の
配線レイアウトは容易かつ簡略化される。Also in this case, the wiring layout of the second aluminum layer (LB) is easy and simplified.
以上説明したように本発明によれば、ユニットセルの内
部配線と異なるユニットセル間の配線（ＬＢ）の配線レ
イアウトが容易かつ簡略化され、従って、ユニットセル
間の他の配線（ＬＢ）の配線レイアウトも容易かつ簡略
化され、バレルシフタの全体の配線効率を向上できる。As described above, according to the present invention, the wiring layout of the internal wiring of a unit cell and the wiring (LB) between different unit cells is facilitated and simplified, and therefore, the wiring layout of the internal wiring of a unit cell and the wiring (LB) between different unit cells is simplified. The layout is also easy and simplified, and the overall wiring efficiency of the barrel shifter can be improved.
第１Ａ図は本発明の原理構成を示す図、第１Ｂ図は本発
明の詳細な説明する配線図、第２図は本発明に係るバレ
ルシフタのセレクタのユニットセル平面図、
第３図は第２図の等価回路図、
第４図〜第１０図は本発明に係るバレルシフタの配線図
、
第１１図は一般的なバレルシフタのブロック回路図、
第１２図は第１１図のセレクタの回路図、第１３図は従
来のセレクタのユニットセル平面図、
第１４図は従来のユニットセル外の配線図である。
Ｐ・・・ポリシリコン層、
ＬＡ・・・第１アルミニウム層、
ＬＢ・・・第２アルミニウム層、
Ｐ−ＬＡ・・・ポリシリコン−第１アルミニウムビア、
ＬＡ−ＬＢ・・・第１１第２アルミニウムビア、Ａ、Ｂ
、Ｃ，Ｄ・・・セレクタの入力端子、Ｘ・・・セレクタ
の出力端子。FIG. 1A is a diagram showing the principle configuration of the present invention, FIG. 1B is a wiring diagram explaining the present invention in detail, FIG. 2 is a plan view of a unit cell of a barrel shifter selector according to the present invention, and FIG. 4 to 10 are wiring diagrams of the barrel shifter according to the present invention. FIG. 11 is a block circuit diagram of a general barrel shifter. FIG. 12 is a circuit diagram of the selector shown in FIG. FIG. 13 is a plan view of a unit cell of a conventional selector, and FIG. 14 is a wiring diagram outside the conventional unit cell. P...Polysilicon layer, LA...First aluminum layer, LB...Second aluminum layer, P-LA...Polysilicon-first aluminum via, LA-LB...Eleventh second Aluminum via, A, B
, C, D...Selector input terminal, X...Selector output terminal.
Claims (1)
方向に並列に配列し、さらに、該並列接続されたセレク
タをｙ方向に層状に配列して接続せしめたバレルシフタ
であって、 前記各セレクタの内部配線層（Ｐ、ＬＡ）と異なる配線
層（ＬＡ、ＬＢ）により前記各セレクタの入力端子（Ａ
、Ｂ、Ｃ、Ｄ）および出力端子（Ｘ）への外部配線を行
い、 前記入力端子のうち０ビットシフト端子（Ａ）の位置を
前記各セレクタに対して固定し、 前記各セレクタにおいて前記０ビットシフト端子、前記
出力端子およびこれらの外部配線を前記ｙ方向の同一直
線上に配置したバレルシフタ。[Claims] 1. Number of input bits n (>1) input 1 output selector x
A barrel shifter in which selectors connected in parallel are arranged in parallel in the y direction and connected in layers in the y direction, the barrel shifter having a wiring layer (LA) different from the internal wiring layer (P, LA) of each selector. , LB) to the input terminals (A
, B, C, D) and the output terminal (X), fixing the position of the 0 bit shift terminal (A) among the input terminals with respect to each of the selectors, and A barrel shifter in which a bit shift terminal, the output terminal, and their external wiring are arranged on the same straight line in the y direction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165423A JP2528129B2 (en) | 1987-07-03 | 1987-07-03 | Barrel shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62165423A JP2528129B2 (en) | 1987-07-03 | 1987-07-03 | Barrel shifter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01132135A true JPH01132135A (en) | 1989-05-24 |
| JP2528129B2 JP2528129B2 (en) | 1996-08-28 |
Family
ID=15812141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62165423A Expired - Lifetime JP2528129B2 (en) | 1987-07-03 | 1987-07-03 | Barrel shifter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2528129B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6510549B1 (en) | 1999-02-17 | 2003-01-21 | Nec Corporation | Method of designing a semiconductor integrated circuit device in a short time |
| JP2008502975A (en) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Data processing device |
-
1987
- 1987-07-03 JP JP62165423A patent/JP2528129B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6510549B1 (en) | 1999-02-17 | 2003-01-21 | Nec Corporation | Method of designing a semiconductor integrated circuit device in a short time |
| JP2008502975A (en) * | 2004-06-16 | 2008-01-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Data processing device |
| US9239702B2 (en) | 2004-06-16 | 2016-01-19 | Intel Corporation | Data processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2528129B2 (en) | 1996-08-28 |
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