JPH01129716A - サージアブソーバ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は電源ラインを通して各種の電子機器や電気機器
に入力するパルス性の雑音を除去するサージアブソーバ
に関する。

（従来技術） 一般に、商用電源には、種々の周波数成分および電圧レ
ベルを有する雑音（ノイズ）が重畳されている。

従来より、商用電源を使用しているコンピュータ等の電
子機器では、商用電源の電源ラインから侵入してくるこ
の種の雑音により誤動作が発生するのを防止するため、
上記電源ラインに接続される電子機器の電源回路に、イ
ンダクタとキャパシタとを組み合せたＬＣノイズフィル
タが挿入されている。

かかるＬＣノイズフィルタは、電源ラインを通して電子
機器に侵入してくる低電圧レベルの雑音は有効に除去す
ることができる。しかしながら、上記のようなＬＣノイ
ズフィルタでは、電動機やリレー等のインダクタンス性
の負荷の電源のオン。

オフあるいは雷サージ等により発生する高電圧レベルの
パルス性の雑音の除去は困難であった。

このため、上記ＬＣノイズフィルタの前段には、通常、
サージアブソーバが挿入され、上記のような高電圧レベ
ルのパルス性の雑音を吸収するようにしている。

しかしながら、現在、世界の主な国々で採用されている
電子機器や電気機器の安全規格における耐圧試験では、
交流で１．５ＫＶｒｍｓないし２ＫＶｒｍｓの試験電圧
が印加される。従って、この安全規格における耐圧試験
に合格するためには、上記サージアブソーバは、その放
電電圧が少なくとも１　、５　Ｋ　Ｖ　ｒｍｓないし２
　Ｋ　Ｖ　ｒｍｓを越えるものでなければならない。こ
のため、上記のようなサージアブソーバを使用した電子
機器や電気機器では、２、ＩＫＶｐ　　Ｉ）（＝１．５
ＫＶｒｍｓ　Ｘ　　２）ないし２゜８ＫＶＩ）ｌ）（＝
２ＫＶｒｍｓ　Ｘ　　２）以下のパルス性の雑音は吸収
することができないという問題があった。

かかる問題を解消するため、商用電源等の低い周波数成
分よりなる電圧の印加に対しては放電が発生せず、高い
周波数成分を有する雑音の印加に対しては容易に放電し
、印加電圧の周波数に依存する放電電圧特性を備えた、
第６図に示すような回路構成を有するサージアブソーバ
が提案されている。

上記サージアブソーバは、一対のサージ入力部としての
端子１．２と、第１および第２の放電吸収素子としての
第１および第２の放電ギャップＧ１およびＧ、と、イン
ダクタＬ１と、第１および第２のキャパシタＣＩおよび
Ｃ２とからなる回路ユニット３により構成される。

上記端子ｌと端子２との間には、第１の放電ギャップＧ
１と第２の放電ギャップＧｔとが直列に接続される。上
記第１の放電ギャップＧ、の両端には、インダクタし、
と第１のキャパシタＣＩが直列に接続され、また、上記
第２の放電ギャップＧ、の両端には、第２のキャパシタ
Ｃｔが接続される。

上記のように接続すれば、端子１と端子２との間に印加
される電圧の周波数ｒがωＬ、＜＜１／ωＣ１（ω＝２
πｒ）を満足する低い周波数領域では、第１の放電ギャ
ップＧ１の両端間に加わる電圧Ｖｇｌおよび第２の放電
ギャップＧｔの両端間に加わる電圧ＶＬは、ｌ／ωＣ３
および１／ωＣ６により決まる。いま、たとえばＣ＋　
＝　Ｃｔとすれば、Ｖｇｔ＝Ｖ　ｇ　ｔとなる。したが
って、第１の放電ギャップＧ、および第２の放電ギャッ
プＧ１の放電電圧がともにｖｇであるとすれば、端子ｌ
と端子２との間に２Ｖｇ以上の電圧が印加されたときに
、はじめて、第１の放電ギャップＧ、および第２の放電
ギャップＧｔがともに放電する。

一方、端子ｌと端子２との間に印加される電圧の周波数
ｒがωＬ、＞＞１／ωＣ３を満足する高い周波数領域で
は、上記電圧ＶＬおよびＶｇｔは、ωＬ１と１／ωＣ３
で決まる。ところが、ωＬ１〉〉１／ωＣ３であるから
、端子ｌと端子２との間に印加される電圧はほとんど第
１の放電ギャップＧ、に加わる。いま、 α−１／（１＋ω″ＬＩＣｔ）・・・（１）とすると、
端子１と端子２との間に（１＋α）ｖｇ以上の電圧が加
わると、第１の放電ギャップＧ。

が放電し、この放電により、第２の放電ギャップＧ、も
放電する。すなわち、端子ｌと端子２との間に（１＋α
）Ｖｇ（＜　２　ＶＥ）以上の電圧が印加されたときに
、第１の放電ギャップＧ１および第２の放電ギャップＧ
ｔが放電する。

上記のように、（１＋α）Ｖｇ＜２Ｖｇであるから、安
全規格の耐圧試験電圧の周波数領域で上記αの値ができ
るだけ小さな値となるようにＬｌやＣ４およびＣ＊の値
を設定すれば、ＩＫＶ程度と比較的、電圧レベルの低い
パルス性のノイズも吸収することができる。すなわち、
上記（１）式からも分るように、上記αの値を小さくす
るには、ＬｌやＣＩおよびＣ２の値をできるだけ大きく
すればよい。

ところで、上記回路構成を有するサージアブソーバの回
路ユニット３は、従来、第７図および第８図に示すよう
に、セラミック等の良好な絶縁性を有する材料からなる
基板４上に構成されていた。

すなわち、この基板４の一つの主面には端子ｌおよび端
子２が半田付けされる一対のサージ入力部５および６が
形成されるとともに、これらサージ入力部５および６か
ら夫々第１の放電ギャップＧ、および第２の放電ギャッ
プＧ、をおいて、ギャップ接続電極７が形成される。上
記基板４の一つの主面にはまた、第１のキャパシタ電極
８と、第２のキャパシタ電極９と、第３のキャパシタ電
極１１とが形成される。そして、上記第１のキャパシタ
電極８とサージ入力部５との間にはインダクタＬ１が接
続され、第２のキャパシタ電極９はギャップ接続電極７
に接続され、また、第３のキャパシタ電極１１はサージ
入力部６に接続される。上記基板４のいま一つの主面に
は、上記第１のキャパシタ電極８および第２のキャパシ
タ電極９に対向する第１共通キャパシタ電極１２と、上
記第２のキャパシタ電極９および第３のキャパシタ電極
１１に対向する第２共通キャパシタ電極１３とが形成さ
れる。

第７図および第８図の電極構成を有するサージアブソー
バでは、第１共通キャパシタ電極１２が基板４を間にし
て、第１のキャパシタ電極８および第２のキャパシタ電
極９に対向している。このため、第９図に示すように、
第１のキャパシタ電極８と第２のキャパシタ電極９との
間には、第１共通キャパシタ電極１２と第１のキャパシ
タ電極８との間に形成される静電容量Ｃ１ｌと、第１共
通キャパシタ電極１２と第２のキャパシタ電極９との間
に形成される静電容量Ｃ１ｔとが直列に接続される。モ
してＪこれら静電容量Ｃｔｔとｃｌｌとの合成値Ｃ＋＋
Ｃｔ＊／（Ｃ＋＋＋Ｃ＋＊）が第６図の等価回路の第１
のキャパシタＣ１の静電容量Ｃ１となっている。同様に
、第２のキャパシタ電極９と第３のキャパシタ電極１１
との間には、第２共通キャパシタ電極１３と第２のキャ
パシタ電極９との間に形成される静電容ｉｎ　Ｃｔ　ｔ
と、第２共通キャパシタ電極１３と第３のキャパシタ電
極１１との間に形成される静電容量Ｃ□とが直列に接続
される。そして、静電容量Ｃ□とＣ□の合成値Ｃ□ｃｔ
ｔ／（ｃｍ＋Ｃ！りが第６図の等価回路の第２のキャパ
シタＣｔの静電容量Ｃ２となっている。

ところで、Ｃｒ＝　Ｃｔｔｃ　ｔｔ／　（Ｃ＋＋＋　Ｃ
ｔ＊）であるから、ＣＩはＣ１ｌ、Ｃ１ｔのいずれの値
よりも小さく、ＣＩＬ＝Ｃ１１のときに高々、Ｃｔ　＝
　ＣＩ＋／　２　（＝Ｃｔ＊／２）となるに過ぎない。

Ｃ９につぃても、同様に、Ｃ＊ｔ＋Ｃｔｔのいずれの値
よりも小さく、Ｃ１ｔ”Ｃ□のときに高々Ｃｌ＝Ｃ，、
／２（＝Ｃ□／２）となるに過ぎない。

すなわち、第７図および第８図のサージアブソーバでは
、第１のキャパシタＣ３は、２つの静電容ｆ！ＬＣＩｌ
、Ｃ１ｔにより構成されており、また、第２のキャパシ
タＣ３は２つの静電容ｆｌＣ□、Ｃ□により構成されて
おり、それを構成するために太きな面積を必要とする割
には、静電容ｆｌｌｃｔおよびＣ８が小さいという問題
があった。このため、第７図および第８図のサージアブ
ソーバでは、電圧レベルの低いパルス性のノイズを吸収
するようにするには、形状を大きくしなければならない
という問題があった。

（発明の目的） 本発明の目的は、電圧レベルの低いパルス性のノイズを
吸収することのできる小形のサージアブソーバを提供す
ることである。

（発明の構成） このため、本発明は、一対のサージ入力部の間に複数の
放電吸収素子が直列に接続されてなるサージアブソーバ
において、 絶縁性を有する材料よりなる基板と、この基板の一つの
主面に形成されてなる第１のキャパシタ電極と、上記基
板の一つの主面にこの第１のキャパシタ電極とギャップ
をおいて形成されてなる第２のキャパシタ電極と、上記
基板の一つの主面にこの第２のキャパシタ電極とギャッ
プをおいて形成されてなる第３のキャパシタ電極と、上
記基板のいま一つの主面に形成され、上記第１のキャパ
シタ電極および第２のキャパシタ電極に対向する第１共
通キャパシタ電極と、上記基板のいま一つの主面に形成
され、上記第２のキャパシタ電極および第３のキャパシ
タ電極に対向する第２共通キャパシタ電極と、インダク
タとを備え、上記第１のキャパシタ電極とサージ入力部
の一方との間には上記インダクタが接続される一方、上
記第２のキャパシタ電極および第３のキャパシタ電極は
夫々複数の上記放電素子の接続点およびサージ入力部の
他方に接続され、上記第１共通キャパシタ電極。

第２共通キャパシタ電極および上記第２のキャパシタ電
極は相互に電気的に接続されていることを特徴としてい
る。

上記第２のキャパシタ電極と第１共通キャパシタ電極と
の電気的接続により、上記インダクタと複数の放電素子
の接続点との間には、上記第１のキャパシタ電極と第１
共通キャパシタ電極との間に形成される静電容量のみが
接続される。同様に、上記第２のキャパシタ電極と第２
共通キャパシタ電極との電気的な接続により、上記複数
の放電素子の接続点とサージ入力部の他方との間には、
上記第３のキャパシタ電極と第２共通キャパシタ電極と
の間に形成される静電容量のみが接続される。

これにより、電圧レベルの低いパルス性のノイズの吸収
に寄与する静電容量が大きくなる。

（発明の効果） 本発明によれば、実質的に電極面積を変えることなく電
圧レベルの低いパルス性のノイズの吸収に寄与するキャ
パシタの静電容量が大きくなるので、小形でしかも、電
圧レベルの低いパルス性のノイズを吸収することのでき
るサージアブソーバを得ることができる。

（実施例） 以下、添付の図面を参照して本発明の詳細な説明する。

本発明に係るサージアブソーバの一実施例を第１図およ
び第２図に示す。

上記サージアブソーバ２１は第７図および第８図におい
て説明したサージアブソーバに本発明を適用したもので
、対応する部分には対応する符号を付して示し、重複し
た説明は省略する。

上記サージアブソーバ２１では、第１共通キャパシタ電
極１２と第２共通キャパシタ電極１３とを、たとえばワ
イヤ２２により電気的に接続するとともに、第２のキャ
パシタ電極９を、ワイヤ２３により上記第１共通キャパ
シタ電極１２および第２共通キャｌぐシタ電極１３に電
気的に接続している。

このようにすれば、第３図（ａ）に点線で示すように、
ワイヤ２２により、キャパシタＣ１，の電極の一つを構
成している第１共通キャパシタ電極１２とキャパシタＣ
１ｌの電極の一つを構成している第２共通キャパシタ電
極１３とが、電気的に相互に接続される。すなわち、上
記キャパシタＣｔｔとキャパシタＣｔｔとは、第３図（
ｂ）に示すように、上記ワイヤ２２とギャップ接続電極
７との間に並列に接続された状態となる。

一方、第１共通コンデンサ電極１２と第２共通コンデン
サ電極１３とは、ワイヤ２３により、ギャップ接続電極
７に電気的に接続されるので、第３図（ｂ）に点線で示
すように、キャパシタｃｒｔの両電極間およびキャパシ
タＣ□の両電極間は、上記ワイヤ２３により短絡される
。すなわち、第１共通キャパシタ電極１２と第２共通キ
ャパシタ電極１３とをワイヤ２２により電気的に接続し
、これら第１および第２共通キャパシタ電極１２．１３
とギャップ接続電極７とをワイヤ２３により電気的に接
続すれば、第３図（Ｃ）に示すような等価回路を有する
サージアブソーバ２１を得る。

このサージアブソーバ２１の等価回路は、第７図と第８
図のサージアブソーバの等価回路（第６図参照）と全く
同じである。しかし、第６図において、キャパシタＣＩ
の静電容量ＣＩは、既に述べたように、ｃ　、、＝　ｃ
　ｔｔのとき最大となり、ＣＩ＝ｃ　、、７２　（＝　
ｃ−＋ｔ／　２　）となる。よって、第３図（ｃ）のキ
ャパシタＣｔ＋の静電容量Ｃｔ＋は、Ｃ１１＝　Ｃ（ｔ
のとき、Ｃｌ１＝２Ｃ３となる。同様に、第３図（ｃ）
のキャパシタＣ０の静電容ｆｆ１Ｃ＊ｔは、Ｃｔｌ＝　
Ｃ２ｔのとき、Ｃ＊ｔ＝２Ｃｔとなる。

上記のことから、第１図および第２図のサージアブソー
バ２１では、キャパシタＣ１１の静電容量Ｃ１ｌおよび
キャパシタＣ！！の静電容ｔｃｔｔは夫々、従来のサー
ジアブソーバの対応するキャパシタＣ４の静電容量Ｃ８
およびキャパシタＣ１の静電容量Ｃ２の最大で、２倍と
することができる。これにより、吸収することができる
パルス性雑音の最小値が、従来では１．４ＫＶｒｍｓで
あったものが、１、ｌＫＶｒｍｓとなり、約３００ボル
ト放電電圧を引き下げることができた。

なお、上記実施例において、ワイヤ２２．２３に代えて
、導電性の電極膜等の適宜の手段により、第２キャパシ
タ電極９．第１共通コンデンサ電極１２、第２共通コン
デンサ電極１３を電気的に接続することができる。

以上に説明した回路構成を有する第１図および第２図の
サージアブソーバ２１と同様の原理は、たとえば第４図
に示すような電極パターンを有するサージアブソーバに
適用して、第５図に示すその等価回路のたとえばキャパ
シタＣＩＯの静電容量ＣａＯを大きくすることができる
。

すなわち、第４図のサージアブソーバ３にでは、クリッ
プ端子３２により、たとえば共通電極３３とそれに対向
する電極３４とが電気的に接続され、さらにこの電極３
４と上記共通電極３３に対向するいま−っの電極３５と
がワイヤ３６により電気的に接続される。これにより、
第５図のキャパシタ３１の静電容量Ｃ３゜を大きくする
ことができる。

【図面の簡単な説明】

第１図および第２図は本発明に係るサージアブソーバの
一実施例の上面図および下面図、第３図（ａ）、（ｂ）
および（Ｃ）は夫々第１図および第２図のサージアブソ
ーバのワイヤ接続による等価回路の変化の説明図、 第４図は本発明の詳細な説明図、 第５図は第４図の応用例の等価回路図、第６図はサージ
アブソーバの回路図、 第７図および第８図は夫々従来のサージアブソーバの上
面図および下面図、 第９図は第７図および第８図のサージアブソーバの等価
回路図である。 ４・・・基板、５．６・・・サージ入力部、７・・・ギ
ャップ接続電極、 ８・・・第１のキャパシタ電極、 ９・・・第２のキャパシタ電極、 １２・・・第１共通キャパシタ電極、 １３・・・第２共通キャパシタ電極、 ２１・・・サージアブソーバ、 ２２．２３・・・ワイヤ。 特許出願人　株式会社村田製作所 代　理　人　弁理士　青白　葆外２名 第１図 第２図 、Ｌ１ 第４図 風 第５図

Claims (1)

【特許請求の範囲】
1. （１）一対のサージ入力部の間に複数の放電吸収素子が
   直列に接続されてなるサージアブソーバにおいて、 絶縁性を有する材料よりなる基板と、この基板の一つの
   主面に形成されてなる第１のキャパシタ電極と、上記基
   板の一つの主面にこの第１キャパシタ電極とギャップを
   おいて形成されてなる第２のキャパシタ電極と、上記基
   板の一つの主面にこの第２のキャパシタ電極とギャップ
   をおいて形成されてなる第３のキャパシタ電極と、上記
   基板のいま一つの主面に形成され、上記第１のキャパシ
   タ電極および第２のキャパシタ電極に対向する第１共通
   キャパシタ電極と、上記基板のいま一つの主面に形成さ
   れ、上記第２のキャパシタ電極および第３のキャパシタ
   電極に対向する第２共通キャパシタ電極と、インダクタ
   とを備え、上記第１のキャパシタ電極とサージ入力部の
   一方との間には上記インダクタが接続される一方、上記
   第２のキャパシタ電極および第３のキャパシタ電極は夫
   々複数の上記放電素子の接続点およびサージ入力部の他
   方に接続され、上記第１共通キャパシタ電極、第２共通
   キャパシタ電極および上記第２のキャパシタ電極は相互
   に電気的に接続されていることを特徴とするサージアブ
   ソーバ。