JPH01120917A

JPH01120917A - Digital signal processing circuit

Info

Publication number: JPH01120917A
Application number: JP27893487A
Authority: JP
Inventors: Hiroshi Hayashi; 宏林
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1987-11-04
Filing date: 1987-11-04
Publication date: 1989-05-12

Abstract

PURPOSE:To avoid the production of overflow when a negative full peak value is inputted by providing a correction circuit detecting a negative full peak value of an inputted 2's complement digital signal and adding '1' to the digital data of the least significant digit of the negative full peak value. CONSTITUTION:A serial input data is converted into a 16-bit parallel data by a serial/parallel converter 1 and only the MSB of the parallel data is inverted by an inverter 2 and becomes an input to a NAND gate 3. The gate 3 in receiving an input data with negative full peak (-FULL), outputs '1' and in receiving other data, outputs '0'. In receiving an output '0' from the gate 3, the LSB of the input data is the same logic even after through an OR gate 4 when the output from the gate 3 is '0', and the LSB of the input data after through the OR gate 4 is '1' when the output from the gate 3 is '1'. Then '1' is added to the least significant digit of the data and the data is corrected into [8001]16 only when the input data is a negative full peak (-FULL), a value [8000]16.

Description

【発明の詳細な説明】（産業上の利用分野）本発明はディジタル信り処理回路に係り、特にｎビット
（但し、ｎは整数）のディジタルパルス変調された２９
５コンプリメントディジタル信号を入力するディジタル
信号処理回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a digital trust processing circuit, and particularly relates to a digital trust processing circuit that uses n-bit (n is an integer) digital pulse modulated 29
The present invention relates to a digital signal processing circuit that inputs a 5-complement digital signal.

（従来の技術及びその問題点）現在、音声信号の高品質化を図るため、従来のアナログ
信号からディジタル信号による記録／再生が行なわれて
おり、ディジタル・オーディオ・ディスクやディジタル
・オーディオ・テープを用いたディジタル・オーディオ
・システムが出まわっている。(Prior art and its problems) Currently, in order to improve the quality of audio signals, recording/playback is being performed from conventional analog signals to digital signals. Digital audio systems using this technology are on the market.

このようなディジタル・オーディオ・システムで処理さ
れるデータとしては、例えば１６ビツトのパルス符号変
調（ＰＣＭ）された２９Ｓコンプリメントディジタル信
号が用いられている。As data processed in such a digital audio system, for example, a 16-bit pulse code modulated (PCM) 29S complementary digital signal is used.

この２９Ｓコンプリメントディジタル信号は、最大値を
示す正のフルビーク（＋　ＦＩＩＬＬ）の値を［７ＦＦ
Ｆ］＋ｓ（但し、［］１Ｂは１６進数を表わす）とし、
最小値を示す負のフルと−ク（−ＦＵＬＬ）の値を［８
０００］＋ｅとしである。This 29S complement digital signal has a positive full peak (+ FIILL) value indicating the maximum value as [7FF
F]+s (however, []1B represents a hexadecimal number),
The value of negative full and -FULL indicating the minimum value is set to [8
000]+e.

また、２ｊＳコクブリメントディジタル信号の特徴とし
ては、あるデータＸ［ＸＩ、Ｘ２．Ｘ３゜＝、　ＸＩｅ
　］　　（但し、Ｘｎ−０又は１；ｎ−１〜１６の整数
）に対してそれと絶対値が等しく符号だけが異なるデー
タ　−Ｘ（１なわち、絶対値反転させたデータ）は、 −Ｘ＝［Ｘ＋、Ｘ２．Ｘ３．−、Ｘ＋ａ＋１］となる。Also, as a feature of the 2jS cockroach digital signal, certain data X [XI, X2 . X3゜=, XIe
] (However, for Xn-0 or 1; an integer from n-1 to 16), data that has the same absolute value and differs only in sign -X (1, that is, data with the absolute value inverted) is -X= [X+, X2. X3. -, X+a+1].

つまり、あるデータに対してそれと絶対値が等しく符号
だけが異なるデータ（絶対値反転データ）を得るには、
まず、データの全ビットを反転し、次に、その最下位の
桁（ＬＳＢ）に““１”を加えることにより実現できる
。In other words, to obtain data that has the same absolute value and differs only in sign (absolute value inverted data),
This can be achieved by first inverting all bits of data and then adding "1" to the least significant digit (LSB).

ところが、ここで問題となるのは、負のフルビーり（−
ＦＵＬＬ）　（Ｄ値［８０００］＋ａを上記したように
全ビットを反転すると、［７Ｆ　Ｆ　Ｆ　］　＋ａとな
り、これは正のフルピーク（＋　ＦＩＪＬＬ）の値であ
るので、これに“１”を加えるとオーバーフロー（桁溢
れ）を起こしてしまう。However, the problem here is that the negative full beam (−
(FULL) (If all bits of the D value [8000] + a are inverted as described above, it becomes [7F F F ] +a, which is the value of the positive full peak (+FIJLL), so add "1" to this. This will cause an overflow.

従って、ディジタル・オーディオ・システムで信号処理
を行なう上で、正しいデータ（ディジタル信号）を入力
したにもかかわらず、オーバーフロー（桁溢れ）を起こ
す可能性がある。Therefore, when performing signal processing in a digital audio system, overflow may occur even though correct data (digital signals) are input.

また、一部のディジタル・オーディオ・システムではそ
の信号処理回路に設けられたオーバーフローディテクタ
（桁溢れ検出器）によって、入力ディジタル信号がオー
バーフローを起こすと、そのデータをフルピークの値に
固定してしまう構成のものもある。Additionally, some digital audio systems have an overflow detector installed in their signal processing circuits that fixes the data to the full peak value when the input digital signal overflows. There are also some.

従って、上記のシステムでは、負のフルピーク（−ＦＵ
ＬＬ）の値以下のデータが入力された場合には、そのデ
ータは全てフルピークの値に固定されてしまう。よって
、例えば、このシステムで処理されたマスタリングデー
タはそのデータ中にフルピークの値が多くみられるよう
になる。Therefore, in the above system, the negative full peak (−FU
If data less than the value of LL) is input, all the data will be fixed to the full peak value. Therefore, for example, mastering data processed by this system will contain many full peak values.

そこで、ディジタルデータとして負のフルピーク（−Ｆ
ＵＬＬ）の値［８０００］＋ｓが入力された時の対策を
施す必要がある。Therefore, negative full peak (-F
It is necessary to take measures when the value [8000]+s of ULL) is input.

第４図（Ａ）は２＄８コンプリメントディジタル信号の
波形の一例を模式的に示す図である。FIG. 4(A) is a diagram schematically showing an example of the waveform of the 2$8 complementary digital signal.

同図中、各サンプリング点のデータを４ビツトのデータ
で表わす。ここで、この波形（各サンプリング点のデー
タ）を絶対値反転させるには、上記したように、まず、
各サンプリング点のデータの全ビットを反転させた後、
次に、そのＬＳＢに“１”を加える。In the figure, data at each sampling point is represented by 4-bit data. Here, in order to invert the absolute value of this waveform (data at each sampling point), first, as described above,
After inverting all bits of data at each sampling point,
Next, "1" is added to the LSB.

例えば、正のフルピークの値［０１１１］２（１０進で
は＋７）については、まず、データの全ビットを反転さ
せると［１０００１２となる。ここで、第４図（Ｂ）は
全ビット反転させた波形を示す。次に、データのＬＳＢ
に““１”を加えると［１００１］２どなる。ここで、
第４図（Ｃ）はデータのＬＳＢに“１”を加えた波形を
示す。For example, for the positive full peak value [0111]2 (+7 in decimal), first, when all bits of the data are inverted, it becomes [100012]. Here, FIG. 4(B) shows a waveform in which all bits are inverted. Next, the LSB of the data
If you add "1" to , it becomes [1001]2.Here,
FIG. 4(C) shows a waveform in which "1" is added to the LSB of data.

また、第４図（Ａ）に示す波形の負のフルピークの値［
１０００］２については、それを絶対値反転させるとオ
ーバーフローするので、上記したようにオーバーフロー
ディテクタを設けているシステムにおける信号処理では
、正のフルピークの値［０１１１］２に固定され、また
、オーバーフローディテクタを設けていないシステムに
おける信号処理では、負のフルピークの値［１０００］２どなる。In addition, the negative full peak value of the waveform shown in FIG. 4(A) [
1000]2 will overflow if its absolute value is inverted, so in signal processing in a system provided with an overflow detector as described above, it is fixed to the positive full peak value [0111]2, and the overflow detector In signal processing in a system that does not have a negative full peak value [1000]2.

そこで、本発明は上記した従来の技術に鑑みたディジタ
ル信号処理回路を提供することを目的とする。Therefore, an object of the present invention is to provide a digital signal processing circuit in view of the above-described conventional technology.

（問題点を解決するための手段）本発明は上記の目的を達成するために、ｎビット（但し
、ｎは整数）のディジタルパルス変調された２’ｓコン
プリメントディジタル信号を入力するディジタル信号処
理回路であって、前記入力ディジタル信号の負のフルピ
ーク値を検出する検出回路と、この検出回路で負のフル
ピーク値が検出された時、この負のフルピーク値の最下
位の桁のディジタルデータに“１”を加える補正回路と
よりなるディジタル信号処理回路を提供するものである
。(Means for Solving the Problems) In order to achieve the above object, the present invention provides digital signal processing that inputs a 2's complement digital signal that is digitally pulse modulated with n bits (n is an integer). The circuit includes a detection circuit that detects a negative full peak value of the input digital signal, and when the negative full peak value is detected by the detection circuit, the digital data of the least significant digit of the negative full peak value is The present invention provides a digital signal processing circuit comprising a correction circuit that adds 1".

（実　施　例）本発明になるディジタル信号処理回路の一実施例につい
て、以下に図面と共に説明する。第１図は本発明になる
ディジタル信号処理回路の一実施例の構成を示す図であ
る。(Embodiment) An embodiment of the digital signal processing circuit according to the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing the configuration of an embodiment of a digital signal processing circuit according to the present invention.

同図において、１はシリアル−パラレル変換器、２はイ
ンバータ、３は１６人力ＮＡＮＤゲー］・、４は２人力
ＯＲゲート、５はパラレル−シリアル変換器である。In the figure, 1 is a serial-parallel converter, 2 is an inverter, 3 is a 16-manpower NAND game], 4 is a 2-manpower OR gate, and 5 is a parallel-serial converter.

シリアル−パラレル変換器１の出力端子はＮＡＮＤゲー
ト３及びパラレル−シリアル変換器５の入力端子にそれ
ぞれ接続されるが、シリアル−パラレル変換器１の出力
端子のうち最上位の桁（ＭＳＢ＞の出力端子はインバー
タ２を介してＮＡＮＤゲート３に接続され、最下位の桁
（ＬＳＢ）の出力端子はＯＲゲート４の一方の入力端子
に接続される。ＮＡＮＤゲート３の出力端子はＯＲゲー
ト４の他方の入力端子に接続され、更に、このＯＲゲー
ト４の出力端子はパラレル−シリアル変換器５の最下位
の桁（ＬＳＢ＞の入力端子に接続される。The output terminal of the serial-parallel converter 1 is connected to the input terminal of the NAND gate 3 and the parallel-serial converter 5, respectively. The terminal is connected to a NAND gate 3 via an inverter 2, and the output terminal of the least significant digit (LSB) is connected to one input terminal of an OR gate 4.The output terminal of the NAND gate 3 is connected to the other input terminal of the OR gate 4. The output terminal of the OR gate 4 is further connected to the least significant digit (LSB> input terminal) of the parallel-to-serial converter 5.

上記した構成において、シリアル入力データは、シリア
ル−パラレル変換器１により１６ビツトのパラレルデー
タに変換され、このパラレルデータのＭＳＢのみがイン
バータ２で反転され、ＮＡＮＤゲート３０入力となる。In the above configuration, serial input data is converted into 16-bit parallel data by the serial-parallel converter 1, and only the MSB of this parallel data is inverted by the inverter 2 and becomes the input to the NAND gate 30.

ＮＡＮＯゲート３は、入力データが負のフルビーり（−
ＦＵＬＬ）　ノ値［８０００］＋ｓの時、“１”を出力
し、その他のデータでは“０″を出力する。NANO gate 3 inputs negative full beam (-
FULL) When the value is [8000]+s, "1" is output, and for other data, "0" is output.

よた、ＯＲゲー１−４では、ＮＡＮＤゲート３よりの出
力が“０゛′の場合（すなわち、入力データが負のフル
ピークの値以外の場合）は、入力データのしＳＢはＯＲ
ゲート４を通った凌も同じ論理になるが、ＮＡＮＤゲー
ト３よりの出力が““１”の場合（すなわち、入力デー
タが負のフルピーク（−［ＵＬＬ）　（７）値［８００
０］１６の場合）は、入力データのＬＳＢはＯＲゲート
４を通った後に““１”になる。Furthermore, in OR gate 1-4, if the output from NAND gate 3 is "0" (that is, when the input data is other than the negative full peak value), the input data SB is ORed.
The logic that passes through gate 4 is the same, but if the output from NAND gate 3 is "1" (i.e., the input data is a negative full peak (-[ULL)) (7) value [800
0]16), the LSB of the input data becomes "1" after passing through the OR gate 4.

よって、入力データが負のフルピーク（−ＦＵＬＬ）の
値［８０００］＋ａの時のみデータの最下位の桁に“１
”が加えられ［８００１］＋ｅに補正される。Therefore, only when the input data is the negative full peak (-FULL) value [8000]+a, "1" is added to the lowest digit of the data.
” is added and corrected to [8001]+e.

ここで、本出願人の先の特許出願になる特公昭６１−１
６１１０号（発明の名称［ディジタル信号処理回路］）
のように、ｎピッ１へ（ｎは整数）の入力ディジタル信
号と係数器からのｍビット（ｍは整数）の係数とを乗算
器で乗算する回路では、係数器からの係数が−１′′の
時、入力ディジタル信号が−１（負のフルピークの値）
″の時には、前記したように負のフルピークの値が乗算
器により絶対値反転されるので、オーバーフローを起こ
す。Here, Japanese Patent Publication No. 61-1, which is the applicant's earlier patent application,
No. 6110 (Title of invention [Digital signal processing circuit])
In a circuit that uses a multiplier to multiply an input digital signal to n-bit 1 (n is an integer) by an m-bit (m is an integer) coefficient from a coefficient multiplier, the coefficient from the coefficient multiplier is -1'', the input digital signal is -1 (negative full peak value)
'', as described above, the absolute value of the negative full peak value is inverted by the multiplier, causing an overflow.

そこで、このような場合に本発明を適用すれ・ば、上記
のオーバーフローは起こらない。以下にその一例を示す
。Therefore, if the present invention is applied to such a case, the above-mentioned overflow will not occur. An example is shown below.

第２図及び第３図は本発明回路の応用例を示す図である
。第３図中に点線の四角で囲んだ部分に第２図の回路（
すなわち、本発明の一実施例の回路）が挿入される。な
お、第２図中、第１図中の同一構成部分には同一番号を
付す。FIGS. 2 and 3 are diagrams showing application examples of the circuit of the present invention. The circuit in Figure 2 (
That is, a circuit according to an embodiment of the present invention) is inserted. Note that the same components in FIG. 2 and FIG. 1 are given the same numbers.

第２図中のＮＡＮＤゲート３の出力はマルチプレクサ（
ＭｔＪＸ）６の一方の入力端子に接続され、このＭＵＸ
６の他方の入力端子にはＯ″のデータを出力する“０”
出力発生器７が接続される。The output of NAND gate 3 in FIG.
MtJX)6 is connected to one input terminal of this MUX.
The other input terminal of 6 is “0” which outputs the data of “O”.
An output generator 7 is connected.

そして、ＭＵＸ６はＮＡＮＤゲート３の出力と００″出
力発生器７の出力（データ″０″）とを選択的にＯＲゲ
ート４の他方の入力端子に供給する。Then, the MUX 6 selectively supplies the output of the NAND gate 3 and the output (data "0") of the 00" output generator 7 to the other input terminal of the OR gate 4.

また、第３図中、ＰＲＯＧＲＡＨＩｔＡＨ８は係数器を
構成し、これは少なくとも−１”の係数を設定できる乙
のである。一方、ＨＵＬＴＩＰＬＩＥＲ９は乗算器を構
成し、これは入力データと係数器（ＰＲＯＧＲＡＨＲＡ
Ｍ　）８からの係数との乗算演口を行なうものである。In addition, in FIG. 3, PROGRAHITAH8 constitutes a coefficient unit, which can set a coefficient of at least -1". On the other hand, HULTIPLIER9 constitutes a multiplier, which combines input data and a coefficient unit (PROGRAHITAH8), which can set a coefficient of at least -1".
M) This is to perform a multiplication operation with the coefficient from 8.

更に、マルチプレクサ（ＭｔＪＸ）１０は、第２図の回
路（第３図中に点線の四角で囲んだ部分）の出力を、選
択的ニ乗ｔ）ｓ　（ＨＵＬｎＰｔＩＥＲ）　９ノ入力デ
ータとして供給するためのものである。Furthermore, the multiplexer (MtJX) 10 supplies the output of the circuit in FIG. 2 (the part surrounded by the dotted square in FIG. 3) as the input data of the selective square t)s (HULnPtIER)9. belongs to.

上記の回路において、係￥ｌｌ器（ＰＲＯＧＲＡＨＲＡ
１４　）８からの係数が−１”の時、入力ディジタル信
号（入力データ）が“−１（負のフルピークの値）”の
時にも、第２図の本発明回路によって入力データが補正
されてから乗算器９にその入力データとして供給され、
係数“−１”との乗算演算、すなわち絶対値反転が行な
われるので、オーバーフローは起こさない・。In the above circuit, the processor (PROGRAHRA)
14) When the coefficient from 8 is -1'', even when the input digital signal (input data) is -1 (negative full peak value), the input data is corrected by the circuit of the present invention shown in Figure 2. is supplied to the multiplier 9 as its input data,
Since the multiplication operation with the coefficient "-1", that is, the absolute value inversion is performed, no overflow occurs.

（発明の効果）以上の如く、本発明のディジタル信号処理回路によれば
、ディジタルデータとして負のフルピークの値が入力さ
れた時、オーバーフローを起こすことがなく、しかも、
そのための構成も簡単であるといった特長を有する。(Effects of the Invention) As described above, according to the digital signal processing circuit of the present invention, when a negative full peak value is input as digital data, overflow does not occur, and moreover,
The structure for this purpose is also simple.

[Brief explanation of the drawing]

第１図は本発明になるディジタル信号処理回路の一実施
例の構成を示す図、第２図及び第３図は本発明回路の応
用例を示す図、第４図はディジタル信号波形の一例を模
式的に示す図である。１・・・シリアル−パラレル変換器、２・・・インバータ、３・・・１６人力ＮＡＮＤゲート
、４・・・２人力ＯＲゲート、５・・・パラレル−シリアル変換器、６．１０・・・マルチプレクサ（ＭＵＸ）、７・・・“
０”出力発生器、８・・・ＰＲＯＧＲＡＨＲＡＭ　（係数器）、９−ＭＵ
ＬＴＩＰＬＩＥＲ（乗算器）。第４図昭和６３年５月二〇日持具１１長官　殿１、事ｆ１の表示昭和６２年特許願第２７８９３４＠２、発明の名称ディジタル信舅処理回路３、補正をする者事件との関係　　特許出願人住所　神奈川県横浜市神奈用区守屋町３丁目１２番地自
発補正５、補正の対や明ｌＩｌ書の発明の詳細な説明の欄及び図面の簡単な説
明の欄、６、補正の内容（１）明細書、第６頁第１９行、第７頁第７行、同頁第
８行、同頁第９〜１０行、第８頁第１行、同頁第４行、
同頁第８行、第９頁第１７行及び第１１頁第１０行の「
ＯＲ」を、それぞれｒＡＮＤＪと補正する。（２）図面、第１図及び第２図を別紙の通り補正する。以上FIG. 1 is a diagram showing the configuration of an embodiment of a digital signal processing circuit according to the present invention, FIGS. 2 and 3 are diagrams showing an application example of the circuit of the present invention, and FIG. 4 is a diagram showing an example of a digital signal waveform. It is a figure shown typically. 1... Serial-parallel converter, 2... Inverter, 3... 16-manpower NAND gate, 4... 2-manpower OR gate, 5... Parallel-serial converter, 6.10... Multiplexer (MUX), 7...“
0” output generator, 8...PROGRAHRAM (coefficient unit), 9-MU
LTIPLIER (multiplier). Figure 4: May 20, 1988, Director General 11, Indication of matter f1, 1988 Patent Application No. 278934 @ 2, Name of the invention Digital signal processing circuit 3, Person making the amendment Relationship with the case Patent applicant address: 3-12 Moriya-cho, Kanayō-ku, Yokohama, Kanagawa Prefecture Voluntary amendment 5, Column for detailed explanation of the invention and brief explanation of the drawings in the pair of amendments and documents, 6. Contents of the amendment (1) Specification, page 6, line 19, page 7, line 7, page 8, line 8, page 9-10, page 8, line 1, page 8, line 4,
8th line of the same page, 17th line of 9th page, and 10th line of 11th page.
OR' are each corrected with rANDJ. (2) The drawings, Figures 1 and 2 shall be corrected as shown in the attached sheet. that's all

Claims

[Claims] A digital signal processing circuit that receives an n-bit (where n is an integer) digital pulse-modulated 2's complement digital signal, and detects a negative full peak value of the input digital signal. When a negative full peak value is detected by this detection circuit, the digital data of the least significant digit of this negative full peak value is
A digital signal processing circuit consisting of a correction circuit that adds 1".