JPH01117067A - Thin-film element - Google Patents

Thin-film element

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Publication number
JPH01117067A
JPH01117067A JP27307387A JP27307387A JPH01117067A JP H01117067 A JPH01117067 A JP H01117067A JP 27307387 A JP27307387 A JP 27307387A JP 27307387 A JP27307387 A JP 27307387A JP H01117067 A JPH01117067 A JP H01117067A
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JP
Japan
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layer
electrode
diffusion
thickness
film
Prior art date
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Pending
Application number
JP27307387A
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Japanese (ja)
Inventor
Atsuko Sudo
須藤 敦子
Nobuki Ibaraki
伸樹 茨木
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Publication of JPH01117067A publication Critical patent/JPH01117067A/en
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Abstract

PURPOSE:To utilize the feature of Mo without deteriorating the accuracy of a pattern by bringing the thickness of a diffusion layer, into which Mo is diffused, to the thickness or less of a doping layer and laminating an ohmic layer composed of a conductive material except Mo and Al and an Al film. CONSTITUTION:A gate electrode 11, a gate insulating film 12, an active layer 13 and a doping layer 14 are formed in succession. Mo is shaped onto the whole surface on a substrate 10, and thermally treated. Mo is diffused to the doping layer 14 at that time, and the thickness of a diffusion layer 15 formed is made smaller than that of the doping layer 14. An ohmic layer 16 composed of Cr and an Al film 17 are formed successively, and the pattern of a conductive electrode 18 is shaped.

Description

【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は、例えばアクティブマトリックス型液晶デバ
イスや密着型イメージセンサ等の駆動、スイッチング或
いは光センサに用いられる薄膜素子、例工Gf薄膜トラ
ンジスタ(Thin Film TranSistor
、 TFT)や薄膜ダイオード(Thin Film 
Diode、TFD)に関する。
[Detailed Description of the Invention] [Objective of the Invention] (Industrial Application Field) The present invention relates to thin film elements used for driving, switching, or optical sensors of active matrix liquid crystal devices, contact image sensors, etc. Gf thin film transistor
, TFT) and thin film diode (Thin Film
Diode, TFD).

(従来の技術) 非晶質シリコン(a−3i )を母材とする半導体薄膜
は、特に水素(H2)を含む水素化非晶質シリコン(a
−3i:H)で代表されるように、200〜300℃程
度の比較的低温なプロセスで作成でき、良質な半導体特
性を示すため、多くの電子デバイスへの適用が゛試みら
れている。これらの電子デバイスでは、例えばTPT、
TFD或いは単に光伝導膜としてa−3iを用いた機能
素子がデバイス中に組み込まれているが、素子性能を決
める重要な要因の一つに電極形成法が挙げられる。
(Prior art) Semiconductor thin films using amorphous silicon (a-3i) as a base material are made of hydrogenated amorphous silicon (a-3i) containing hydrogen (H2).
-3i:H), which can be produced by a relatively low-temperature process of about 200 to 300°C and exhibits good semiconductor properties, has been tried to be applied to many electronic devices. In these electronic devices, for example, TPT,
A functional element using a-3i as a TFD or simply a photoconductive film is incorporated into a device, and one of the important factors that determines the performance of the element is the electrode formation method.

機能素子に要求されるオーミック特性やブロッキング特
性は、単にa−3iの価電子制御を含めた材料制御だけ
ではなく、電極材料及びその作成方法に大きく依存する
からである。またこれらの電子デバイスでは、デバイス
性能の向上に伴う素子サイズの縮小や配線の微細化が、
製造工程を複雑化しているため、特にフォトリソグラフ
ィー技術に関しては、選択エツチング性を考慮しての工
程の設計及び工程条件の最適化をはかる必要がある。
This is because the ohmic characteristics and blocking characteristics required of a functional element depend not only on material control including valence electron control of a-3i, but also on the electrode material and its manufacturing method. In addition, in these electronic devices, the reduction in element size and miniaturization of wiring due to improvements in device performance are
Since the manufacturing process is becoming more complex, it is necessary to design the process and optimize the process conditions, taking selective etching properties into consideration, especially with respect to photolithography technology.

第6図はアクティブマトリックス型液晶デバイスのアド
レス用非線形素子の一例であるa−3iTFTの模式的
な断面図である。同図において、ガラス基板(1)上に
は例えばクロム(Cr)からなるゲート電極(2)、ゲ
ート絶縁膜(3)及び例えばa−31からなる活性層(
4)の島が形成され、更に、モリブデン(MO)よりな
る第1層(5)とアルミニウム(A1)よりなる第2層
(6)と構成される金属電極(7)が、例えばn型或い
はp型のa−srからなるドーピング層(8)を介して
活性層(4)に接続され、ソース及びドレイン電極を形
成している。ここで第1層(5)としてのMOは、金属
電極(7)がドーピング層(8)と良好なオーミック特
性を得るために用い、更に、第2層(6)であるA1が
ドーピング層(8)中に拡散するのを防いでいる。AI
は安価で且つ電気抵抗が小さく、シリコン半導体技術分
野での配線材料として最も多用されているが、a−3i
中に200〜300℃の比較的低温で拡散し、オーミッ
ク特性或いはブロッキング特性の不良を発生させる。そ
のため、工程中での熱拡散を防ぐため、MoをAIとa
−3iとの間に介在させている。また、MOはn型及び
p型のa−31の両者に対し、良好なオーミック特性を
示し、300℃程度の熱処理工程を経ても、このオーミ
ック特性は損なわれない。
FIG. 6 is a schematic cross-sectional view of an a-3i TFT which is an example of an addressing nonlinear element of an active matrix liquid crystal device. In the figure, on a glass substrate (1), there is a gate electrode (2) made of, for example, chromium (Cr), a gate insulating film (3), and an active layer (made of, for example, a-31).
4) is formed, and a metal electrode (7) composed of a first layer (5) made of molybdenum (MO) and a second layer (6) made of aluminum (A1) is formed, for example, of n-type or It is connected to the active layer (4) via a p-type a-sr doping layer (8), forming source and drain electrodes. Here, MO as the first layer (5) is used for the metal electrode (7) to obtain good ohmic characteristics with the doping layer (8), and furthermore, MO as the second layer (6) is used as the doping layer (8). 8) Prevents it from spreading inside. AI
A-3i is cheap and has low electrical resistance, and is most commonly used as a wiring material in the silicon semiconductor technology field.
It diffuses into the interior at a relatively low temperature of 200 to 300°C, causing defects in ohmic properties or blocking properties. Therefore, in order to prevent heat diffusion during the process, Mo is mixed with AI and a
-3i. Furthermore, MO exhibits good ohmic characteristics with respect to both n-type and p-type a-31, and these ohmic characteristics are not impaired even after undergoing a heat treatment process at about 300°C.

(発明が解決しようとする問題点) ところで、フォトリソグラフィー技術を用いて、A1か
らなるソース及びドレイン電極を形成する場合、パター
ン精度の向上のため、A1のエツチングは、−船釣に硝
酸、リン酸、酢酸及び水からなる混合液を用いる。この
とき、MOも同時にエツチング除去されるが、Moのエ
ツチング速度がA1のエツチング速度より大きいことに
起因して、第6図に示すようなサイドエッチ(9)が発
生する。このサイドエッチ(9)の量は、上記混合液の
組成や温度にも依存するが、0.5〜2μm程度である
。a−srTFTのサイズはチャネル長、即ちソース及
びドレイン電極間の間隔が5〜10μm程度で用いられ
る場合が多いが、上記サイドエッチ量のため、パターン
転写精度が悪化し、これはTPT特性に直接影響する。
(Problems to be Solved by the Invention) By the way, when forming source and drain electrodes made of A1 using photolithography technology, etching of A1 is carried out using - nitric acid, phosphorous, etc. A mixture of acid, acetic acid and water is used. At this time, MO is also etched away at the same time, but side etching (9) as shown in FIG. 6 occurs because the etching rate of Mo is higher than that of A1. The amount of this side etch (9) depends on the composition and temperature of the liquid mixture, but is about 0.5 to 2 μm. The size of a-srTFT is often used with a channel length, that is, a distance between the source and drain electrodes of about 5 to 10 μm, but the pattern transfer accuracy deteriorates due to the amount of side etching, which directly affects the TPT characteristics. Affect.

また、サイドエッチ量の基板内でのばらつきは、TPT
特性のばらつきとなる。例えば、設計時のチャネル長を
10μmとして、サイドエッチ量のばらつきを0.5〜
2μmとすると、TPT特性のばらつきは10〜30%
にも及ぶことになる。素子の微細化に伴い、チャネル長
を短くした場合、このばらつきは更に大きくなってくる
In addition, the variation in side etching amount within the substrate is
This results in variations in characteristics. For example, if the channel length at the time of design is 10 μm, the variation in side etching amount is 0.5~
If it is 2 μm, the variation in TPT characteristics is 10 to 30%.
It will also extend to When the channel length is shortened as devices become smaller, this variation becomes even larger.

このように、a−3iの電極形成材料として、機能的に
優れた性質を有するMOとAIの組み合せに対し、従来
のエツチング法では、パターン転写精度が著しく悪化す
るという問題点を有していた。
As described above, although the combination of MO and AI has excellent functional properties as an electrode forming material for a-3i, the conventional etching method had the problem of significantly deteriorating pattern transfer accuracy. .

この発明はMOの特徴を生かし、且つパターン精度の悪
化を招かない新しい構造を提供するもので、更には電極
材料選択の自由度を大きくするものでおる。
This invention provides a new structure that takes advantage of the characteristics of MO and does not cause deterioration in pattern accuracy, and further increases the degree of freedom in selecting electrode materials.

[発明の構成] (問題点を解決するための手段) この発明は、i型のa−3iからなる活性層に導電電極
がn型或いはp型のa−3iからなるドーピング層を介
して接触してなる薄膜素子であり、ドーピング層にはM
Oが拡散されこれにより形成された拡散層の厚さはドー
ピング層の厚さを越えず、且つ導電電極はドーピング層
に近い側からMOとA1以外の導電材料からなるオーミ
ック層とA1膜とを積層した構造である。また、この発
明を製造工程に関して述べれば、MOとa−3iの拡散
層を形成する工程と、未反応のMoを除去する工程とを
含み、更には、電極形成材料の自由な組み合せ、例えば
Or、チタン(T i > 、タングステン(W)、ニ
ッケル(N+)、タンタル(Ta)及びこれらの間の組
み合せを用い、簡単に入手できる従来の選択エツチング
液で導電電極を形成する工程とからなる。
[Structure of the Invention] (Means for Solving the Problems) This invention provides a method in which a conductive electrode is in contact with an active layer made of i-type a-3i via a doping layer made of n-type or p-type a-3i. It is a thin film element made of
The thickness of the diffusion layer formed by the diffusion of O does not exceed the thickness of the doping layer, and the conductive electrode connects the A1 film and the ohmic layer made of a conductive material other than MO and A1 from the side closer to the doping layer. It has a layered structure. Furthermore, in terms of the manufacturing process, this invention includes a step of forming a diffusion layer of MO and a-3i, and a step of removing unreacted Mo. , titanium (T i >), tungsten (W), nickel (N+), tantalum (Ta), and combinations therebetween, using readily available conventional selective etching solutions to form conductive electrodes.

(作用) この発明の原理を、ここではs r 1−14の高周波
グロー放電分解法により作成したa−3i:)lを用い
て説明する。
(Operation) The principle of this invention will be explained here using a-3i:)l produced by the high-frequency glow discharge decomposition method of s r 1-14.

まず、試料としてa−8i:H上に、Pを約0.25%
ドープしたn型のa−3iを同じく高周波グロー放電分
解法により作成し、その厚さを0.05μmとした。続
いて、このn型a−3i上にスパッタリングにてMoを
0.05μm形成し、しかる後に熱処理をして表面未反
応のMOをリン酸、酢酸、硝酸及び水からなる混合液を
用い除去した後、MOのn型a−3i:l−1層内への
拡散深さをオージェ電子分光法(AES>深さプロファ
イルから求めた。第2図における実線は、250℃で3
0分の熱処理を行った場合のこの試料のAESスペクト
ルの例であるが、Moはna−3i:)(層に約0.0
2μmの深さまで拡散している様子がわかる。このとき
、MOの濃度は数%以上である。この拡散深さを熱処理
温度に対してプロットしたのが第3図におけるMOに相
当する実線であり、300℃の熱処理においてさえ、そ
の拡散深さはほとんど変化せず一定であることがわかる
。このようにMO拡散層が表面に形成された試料に、ス
パッタリング法にてCr1.05μm形成し、同様に熱
処理して、AESよりその拡散を調べると、例えば第2
図に破線で示しであるように、表面近傍のみからcrが
検出された。Cr以外の金属材料例えばTr、W、Nr
、Ta及びこれらの合金T+w、Ni Cr、MoTa
、更に透明導電膜として知られるインジウム−スズ酸化
膜についても同様の結果を得ている。
First, as a sample, add about 0.25% P on a-8i:H.
A doped n-type a-3i was also produced by the high-frequency glow discharge decomposition method, and its thickness was set to 0.05 μm. Subsequently, 0.05 μm of Mo was formed on this n-type a-3i by sputtering, and then heat treatment was performed to remove unreacted MO on the surface using a mixed solution consisting of phosphoric acid, acetic acid, nitric acid, and water. After that, the diffusion depth of MO into the n-type a-3i:l-1 layer was determined from Auger electron spectroscopy (AES>depth profile.
This is an example of the AES spectrum of this sample after 0 minutes of heat treatment; Mo is na-3i:) (approximately 0.0
It can be seen that the particles are diffused to a depth of 2 μm. At this time, the concentration of MO is several percent or more. The solid line corresponding to MO in FIG. 3 is a plot of this diffusion depth against the heat treatment temperature, and it can be seen that even in heat treatment at 300° C., the diffusion depth hardly changes and remains constant. On the sample with the MO diffusion layer formed on its surface, 1.05 μm of Cr was formed by sputtering, heat treated in the same way, and the diffusion was examined by AES.
As shown by the broken line in the figure, cr was detected only near the surface. Metal materials other than Cr, such as Tr, W, Nr
, Ta and their alloys T+w, Ni Cr, MoTa
Furthermore, similar results have been obtained for an indium-tin oxide film known as a transparent conductive film.

また、このMoの拡散層のシート抵抗は数にΩ/口であ
り、na−3i:H層の比抵抗が〜100Ωcmである
ことを考えると、3〜4桁導電性がよい。このことから
、TFT或いはTFDでの電気的特性に及ぼす効果は次
のように考えられる。
Moreover, the sheet resistance of this Mo diffusion layer is in the order of Ω/gate, and considering that the specific resistance of the na-3i:H layer is ~100 Ωcm, the conductivity is good by 3 to 4 orders of magnitude. From this, the effect on the electrical characteristics of the TFT or TFD can be considered as follows.

あらかじめ、ドーピング層例えばna−3i:H層の厚
さをMOの熱拡散深さ約0.02μmより厚くなるよう
に素子設計しておけば、na−3i:Hはこの導電性の
MO拡散層とオーミック性接触し、この導電性のMO拡
散層は電極金属材料と金属的な接触をするため、本質的
に金属材料の影響は受けないことになる。従って、素子
特性はMOからなる電極を用いた場合と同じものが得ら
れるはずである。
If the device is designed in advance so that the thickness of the doping layer, for example, the na-3i:H layer, is thicker than the thermal diffusion depth of MO, which is approximately 0.02 μm, the na-3i:H layer will be formed in this conductive MO diffusion layer. Since this conductive MO diffusion layer makes ohmic contact with the electrode metal material, it is essentially not affected by the metal material. Therefore, the same device characteristics as when using an electrode made of MO should be obtained.

MO以外の金属材料を用いる例として、実際にcr等が
用いられる場合があり、CrとAIの組み合せの場合、
各々は既知のエツチング液を用いて選択エツチングが可
能である。しかしながら、Crの場合は、耐熱性に問題
があることが次の実験により確められた。即ち、a−3
i:H上にPをドープしたn型a−3i:l−1を0.
05μm成長させてなる基板上に、スパッタリングにて
Crを0゜05μm形成し、しかる後に250℃で30
分の熱処理をした場合のCrのn型a−3i:H層内へ
の拡散深さを、AESで調べたところ、第4図に示すよ
うになった。前と同様に、この拡散深さを熱処理温度に
対してプロットしたのが第3図におけるCrに相当する
実線であり、同図かられかるように、特に300℃の高
温ではその拡散深さは0.16μmにも達する。第2図
と第4図とを比較して、明らかにOrの拡散の様子が異
なり、MOの拡散層があらかじめ形成されている場合は
、CrはこのMO拡散層内に拡散していかない。この事
実に裏付けられるように、OrとAIの積層構造を電極
に用いたa−31TFTでは、第5図の黒丸を結んだ破
線に示すように、熱処理温度の上昇とともに、TPT特
性の劣化即ちしきい値電圧Vthの上昇が認められた。
As an example of using a metal material other than MO, Cr etc. may actually be used, and in the case of a combination of Cr and AI,
Each can be selectively etched using a known etching solution. However, in the case of Cr, it was confirmed through the following experiment that there is a problem in heat resistance. That is, a-3
i:H doped with P on n-type a-3i:l-1 with 0.
0.05 μm of Cr was grown on the substrate by sputtering, and then 0.05 μm of Cr was grown at 250°C for 30 μm.
The depth of diffusion of Cr into the n-type a-3i:H layer after heat treatment for 30 minutes was investigated by AES, and the result was as shown in FIG. As before, the solid line corresponding to Cr in Figure 3 is the diffusion depth plotted against the heat treatment temperature, and as can be seen from the figure, especially at a high temperature of 300°C, the diffusion depth is It reaches as much as 0.16 μm. Comparing FIG. 2 and FIG. 4, it is clear that the diffusion of Or is different, and when an MO diffusion layer is formed in advance, Cr does not diffuse into this MO diffusion layer. As evidenced by this fact, in the a-31TFT that uses a laminated structure of Or and AI for the electrode, as shown by the broken line connecting the black circles in Figure 5, as the heat treatment temperature increases, the TPT characteristics deteriorate. An increase in threshold voltage Vth was observed.

このためCrを用いる場合、TFT特性の劣化を防止す
るためには、n型a−5にH層を厚くするか或いは工程
中の熱処理温度を低くする等のプロセス上の制限が加わ
ることになり、不都合が生じる。
For this reason, when using Cr, in order to prevent deterioration of TFT characteristics, process restrictions such as thickening the H layer in n-type A-5 or lowering the heat treatment temperature during the process will be added. , causing inconvenience.

(実施例) 以下、この発明の詳細を薄膜素子がTFTである場合を
例に挙げ、図面を参照して説明する。
(Example) The details of the present invention will be described below with reference to the drawings, taking as an example the case where the thin film element is a TFT.

第1図は薄膜素子の一実施例を示す断面図でめり、これ
について製造工程に従って説明する。同図において、無
アルカリガラスからなる基板(10)上にCrからなる
ゲート電極(11)を所定の形状にエツチングして形成
し、続いて、グロー放電分解法により例えばシリコン窒
化膜(S i Nx )からなるゲート絶縁膜(12)
、I型のa−3iからなる膜厚0.3μmのTPTの活
性層(13)及び例えばPをドープした膜厚0.05μ
mのn型のa−3i:Hからなるドーピング層(14)
が順次形成されている。しかる後に、この基板(10)
上全面にスパッタリングにてMOを0.05μmの厚さ
に形成し、熱処理を行なった後に、未反応のMOを除去
する。このとき、ドーピング層(14)にはMOが拡散
されており、これにより形成された拡散層(15)の厚
さは0.02μmで、ドーピング層(14)の厚さを越
えない。次に、活性層(13)の島を形成した後、スパ
ッタリングにて例えばCrからなるオーミック層(16
)及びA1膜(17)を順次成膜し、フォトリソグラフ
ィー技術にて導電電極(18)のパターンを形成する。
FIG. 1 is a cross-sectional view showing one embodiment of a thin film element, and this will be explained according to the manufacturing process. In the figure, a gate electrode (11) made of Cr is etched into a predetermined shape on a substrate (10) made of alkali-free glass, and then a silicon nitride film (S i Nx ) gate insulating film (12) consisting of
, a 0.3 μm thick TPT active layer (13) made of I-type a-3i, and a 0.05 μm thick film doped with P, for example.
m n-type a-3i:H doping layer (14)
are formed sequentially. After that, this board (10)
MO is formed on the entire upper surface by sputtering to a thickness of 0.05 μm, and after heat treatment, unreacted MO is removed. At this time, MO is diffused into the doping layer (14), and the thickness of the diffusion layer (15) thus formed is 0.02 μm, which does not exceed the thickness of the doping layer (14). Next, after forming islands of the active layer (13), sputtering is performed to form an ohmic layer (16) made of, for example, Cr.
) and A1 film (17) are sequentially formed, and a pattern of a conductive electrode (18) is formed by photolithography.

このときA1膜(17)のエツチングにはリン酸、酢酸
、硝酸及び水からなる混合液を用い、オーミック層(1
6)のエツチングには硝酸第二セリウムアンモニウム及
び過酸化水素水溶液からなる混合液を用いた。この両者
の混合液とも一般的に知られたエツチング液であり、お
互いに選択性がある。ここで導電電極(18)は、TP
Tのソース電極(19)とドレイン電極(20)であり
、ドーピング層(14)と拡散層(15)を介して活性
層(13)に接触している。
At this time, a mixed solution consisting of phosphoric acid, acetic acid, nitric acid, and water was used to etch the A1 film (17), and the ohmic layer (17)
For the etching step 6), a mixed solution consisting of ceric ammonium nitrate and an aqueous hydrogen peroxide solution was used. Both of these mixed solutions are generally known etching solutions and have selectivity to each other. Here, the conductive electrode (18) is TP
A source electrode (19) and a drain electrode (20) of T, which are in contact with the active layer (13) via a doping layer (14) and a diffusion layer (15).

そして、これらの間に存在するドーピング層(14)と
拡散層(15)を除去することにより、所望のTPTが
得られる。
Then, by removing the doping layer (14) and the diffusion layer (15) existing between them, a desired TPT can be obtained.

この実施例では、ドーピング層(14)に近い側からM
OとAI以外の導電材料からなるオーミック層(16)
とA1膜(17)とを積層した構造である導電電極(1
8)とドーピング層(14)との間には、Moが拡散さ
れてなる拡散層(15)が介在しているため、TPTの
素子特性を損なうことなく、また、導電電極(18)の
エツチングについて特に考慮することなく、TFTの微
細化を行うことができる。実際に、このようにして作成
したTPTについて、トランスファ特性の熱処理効果を
評価した。第5図はトランスファ特性から求めたTPT
のしきい値電圧(Vth)の熱処理効果を示す図である
。同図には、MOを用いずにCrを使った場合を比較の
ために黒丸を結んだ破線で示しているが、明らかに熱処
理温度の増加とともにVthの上昇即ちTFT特性の劣
化が認められる。これに対し、MO拡散層及びオーミッ
ク層としてCr電極を用いたTPTでは、第5図の白丸
を結んだ実線で示しであるように、特性劣化はあまりみ
られていない。なお、この実線で示したグラフは、MO
拡散層のみを用いて作成したTPTの場合でも同様であ
る。
In this example, M
Ohmic layer (16) made of conductive material other than O and AI
The conductive electrode (1) has a structure in which the A1 film (17) and
8) and the doped layer (14), there is a diffusion layer (15) in which Mo is diffused. TFTs can be miniaturized without special consideration. Actually, the effect of heat treatment on the transfer characteristics of the TPT thus produced was evaluated. Figure 5 shows TPT determined from transfer characteristics.
FIG. 3 is a diagram showing the heat treatment effect on the threshold voltage (Vth) of FIG. In the same figure, the case where Cr is used without using MO is shown by a broken line connecting black circles for comparison, and it is clearly observed that as the heat treatment temperature increases, Vth increases, that is, TFT characteristics deteriorate. On the other hand, in the TPT using Cr electrodes as the MO diffusion layer and the ohmic layer, as shown by the solid line connecting the white circles in FIG. 5, there is not much characteristic deterioration. In addition, the graph shown with this solid line is MO
The same applies to a TPT made using only a diffusion layer.

ここでは、逆スタガード電極構造TPTへの適用例につ
いて説明したが、この発明はプレーナ型電極構造につい
ても適用できることは明らかであり、また、TFTのみ
ならずTFDの電極形成方法として用いることができる
のは明らかである。
Although an example of application to an inverted staggered electrode structure TPT has been described here, it is clear that the present invention can also be applied to a planar electrode structure, and can also be used as an electrode formation method not only for TFTs but also for TFDs. is clear.

更に、電荷の主体が正孔である場合も考慮すれば、ドー
ピング層(14)の導電型はn型に限らずP型であって
もよいことは言うまでもない。
Furthermore, considering the case where the main charge is holes, it goes without saying that the conductivity type of the doped layer (14) is not limited to n-type but may be p-type.

[発明の効果] この発明は、ドーピング層との本来の電気的接触をMo
の拡散層にて行い、この拡散層の深さが熱処理温度によ
って変化しないことを利用したもので、ドーピング層の
厚さをMOの拡散層の厚さ以上にしておけば、上部の金
属電極材料を多種の金属の中から選択できる利点を有す
る。これは単に、選択エツチングの問題にのみならず、
材料選択上の設計の自由度を大きくしたもので、その効
果は大きい。
[Effects of the Invention] This invention makes the original electrical contact with the doped layer Mo
This method takes advantage of the fact that the depth of this diffusion layer does not change depending on the heat treatment temperature.If the thickness of the doping layer is made equal to or greater than the thickness of the MO diffusion layer, the upper metal electrode material It has the advantage of being able to select from a wide variety of metals. This is not just a problem of selective etching;
This increases the degree of design freedom in material selection, and its effects are significant.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図はこの発明の一実施例を示す断面図、第2図と第
4図はa−3iを母体とする層に含まれる各成分の濃度
(%)と深さ(μm)との関係を示す図、第3図はOr
とMOのa−3iを母体とする層への拡散深ざ(μm)
と熱処理温度(°C)との関係を示す図、第5図は薄膜
素子の導電電極としてCr電極のみ或いはMO拡散層と
Cr電極の積層構造を用いたときのしきい値電圧(V)
と熱処理温度(°C)との関係を示す図、第6図は従来
の薄膜素子の一例を示す断面図である。 (13)・・・・・・活性層 (14)・・・・・・ドーピング層 (15)・・・・・・拡散層 (16)・・・・・・オーミック層 (17)・・・・・・アルミニウム膜 (18)・・・・・・導電電極
Fig. 1 is a cross-sectional view showing an embodiment of the present invention, and Figs. 2 and 4 show the relationship between the concentration (%) and depth (μm) of each component contained in the layer with a-3i as the matrix. Figure 3 shows Or
and the diffusion depth of MO into the a-3i matrix layer (μm)
Figure 5 shows the relationship between the temperature and heat treatment temperature (°C), and Figure 5 shows the threshold voltage (V) when using only a Cr electrode or a laminated structure of an MO diffusion layer and a Cr electrode as the conductive electrode of a thin film element.
FIG. 6 is a cross-sectional view showing an example of a conventional thin film element. (13)... Active layer (14)... Doping layer (15)... Diffusion layer (16)... Ohmic layer (17)... ... Aluminum film (18) ... Conductive electrode

Claims (1)

【特許請求の範囲】[Claims]  i型の非晶質シリコンからなる活性層に導電電極がn
型或いはp型の非晶質シリコンからなるドーピング層を
介して接触してなる薄膜素子において、前記ドーピング
層にはモリブデンが拡散されこれにより形成された拡散
層の厚さは前記ドーピング層の厚さを越えず、前記導電
電極は前記ドーピング層に近い側からモリブデンとアル
ミニウム以外の導電材料からなるオーミック層とアルミ
ニウム膜とを積層した構造であることを特徴とする薄膜
素子。
A conductive electrode is formed in the active layer made of i-type amorphous silicon.
In a thin film element in which molybdenum is diffused into the doped layer and the thickness of the diffusion layer formed is equal to the thickness of the doped layer. 2. A thin film element characterized in that the conductive electrode has a structure in which an ohmic layer made of a conductive material other than molybdenum and aluminum and an aluminum film are laminated from the side closer to the doped layer.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6014473A (en) * 1983-07-05 1985-01-25 Asahi Glass Co Ltd Electrode structure for thin film transistor
JPS60224270A (en) * 1984-04-20 1985-11-08 Fujitsu Ltd Thin film amorphous silicon transistor
JPS62172761A (en) * 1986-01-24 1987-07-29 Alps Electric Co Ltd Amorphous silicon thin film transistor and manufacture thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6014473A (en) * 1983-07-05 1985-01-25 Asahi Glass Co Ltd Electrode structure for thin film transistor
JPS60224270A (en) * 1984-04-20 1985-11-08 Fujitsu Ltd Thin film amorphous silicon transistor
JPS62172761A (en) * 1986-01-24 1987-07-29 Alps Electric Co Ltd Amorphous silicon thin film transistor and manufacture thereof

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