JPH01112750A - Semiconductor integrated circuit device - Google Patents
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は半導体集積回路装置に関し、特に独立した機
能を有するマクロセルがゲートアレー方式ＬＳＩやスタ
ンダードセル方式しＳ！のようなセミカスタムＬＳＩ内
に形成されている半導体集積回路装置に関する。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor integrated circuit device, and in particular, the present invention relates to a semiconductor integrated circuit device, and in particular, the present invention relates to a semiconductor integrated circuit device in which a macro cell having an independent function is a gate array type LSI or a standard cell type S! The present invention relates to a semiconductor integrated circuit device formed in a semi-custom LSI such as.
（従来の技術）
ゲートアレー方式の半導体集積回路は、ＬＳＩチップ上
にＮＡＮＤあるいはＮＯＲなどの論理ゲートに相当する
基本セルを配列したＬＳＩであり、そのＬＳＩの機能は
基本セル間に施す配線によって決定される。(Prior Art) A gate array type semiconductor integrated circuit is an LSI in which basic cells corresponding to logic gates such as NAND or NOR are arranged on an LSI chip, and the functions of the LSI are determined by the wiring placed between the basic cells. be done.
第３図はこのようなゲートアレー方式の半導体集積回路
を示すもので、基本セルが配列される素子、配線領域１
と、入出力セル領域２と、入出力パッド列３とから構成
されている。チップに用意される入出力パッドの数は、
そのチップサイズで決定される。これらの入出力パッド
の中で実際にボンディングされて入出力ピンとして使用
される数はそのＬＳＩの仕様によって決定されるが、通
常は用意された入出力パッドの内の２，３個に１個の割
合いで使用されることが多い。これは、良く知られてい
るように、セミカスタムＬＳＩの特徴である。Figure 3 shows such a gate array type semiconductor integrated circuit.
, an input/output cell area 2, and an input/output pad row 3. The number of input/output pads provided on the chip is
Determined by the chip size. The number of these input/output pads that are actually bonded and used as input/output pins is determined by the specifications of the LSI, but usually one in every two or three of the prepared input/output pads. It is often used at a ratio of As is well known, this is a feature of semi-custom LSI.
スタンダードセル方式の半導体集積回路もセミカスタム
ＬＳＩの１種であるので、その入出力セル、入出力パッ
ドの数は第３図のゲートアレーと同様であり、使用され
ない余分な入出力パッドを含んでいる。Since the standard cell type semiconductor integrated circuit is also a type of semi-custom LSI, its number of input/output cells and input/output pads is the same as that of the gate array shown in Figure 3, including the extra input/output pads that are not used. There is.
最近、このようなゲートアレー方式ＬＳｒやスタンダー
ドセル方式ＬＳＩのようなセミカスタムＬＳＩにメモリ
ヤアナログ回路をマクロセルとして混載することが提案
され、種々のロジックＬＳＩが開発されている。Recently, it has been proposed to embed a memory analog circuit as a macro cell in a semi-custom LSI such as a gate array type LSr or a standard cell type LSI, and various logic LSIs have been developed.
このような混載型のセミカスタムＬＳＩでその良品・不
良品の選別を行なう場合には、メモリ部やアナログ部が
独立した機能を有しているため、これらのマクロセルを
単独で評価する事と、これらのマクロセルと周辺のアレ
イ部とを一緒にして全体の評価をする事が必要になる。When sorting out good and defective products in such an embedded semi-custom LSI, since the memory section and analog section have independent functions, it is necessary to evaluate these macrocells individually. It is necessary to perform an overall evaluation of these macrocells and the surrounding array section together.
ところが、従来のセミカスタムＬＳＩでは１個の入出力
セルに対して入出力パッドは１個しか接続されていない
ため、マクロ部の評価に使用された入出力パッドが全体
の評価を行なう際にも再び使用されることになり、その
入出力パッドにはプローブ針の接触によって大きなダメ
ージが与えられる。However, in conventional semi-custom LSIs, only one input/output pad is connected to one input/output cell, so the input/output pad used for evaluating the macro part is also used when evaluating the whole. When it is used again, its input/output pads are severely damaged by contact with the probe needle.
特に、メモリ部が冗長回路を有する構成の場合には、故
障箇所を冗長回路で置換した後に再びメモリ単独での評
価が必要となるため、プローブ針の接触する回数が増え
パッドのダメージはさらに深刻となる。In particular, if the memory section has a configuration with redundant circuits, it is necessary to evaluate the memory alone again after replacing the faulty part with the redundant circuit, which increases the number of times the probe needle comes into contact with it and causes more serious damage to the pads. becomes.
このようにダメージを受けた入出力パッドは、パッケー
ジにうまくボンディングできず、接触不良等の発生原因
となることを本発明者は確認した。The inventors of the present invention have confirmed that the input/output pads damaged in this manner cannot be bonded well to the package, causing poor contact and the like.
また、ここではメモリ混載のセミカスタムＬＳＩについ
てその問題点を説明したが、例えば抵抗やオペアンプ等
を含むアナログ回路を混載した場合にもそのアナログ部
の単独評価が必要となるので、前述と同様の問題が生じ
ることが考えられる。In addition, although we have explained the problems with semi-custom LSIs with memory embedded here, for example, when analog circuits including resistors, operational amplifiers, etc. are embedded, it is necessary to evaluate the analog part separately, so the same method as above is applied. This may cause problems.
（発明が解決しようとする問題点）
この発明は前述の事情に鑑みなされたもので、従来では
セミカスタムＬＳＩに単独評価の必要なマクロセルを設
けると、評価回数が増加するため入出力パッドに与えら
れるダメージが太き（なり、これが原因で接触不良等の
問題が発生する点を改善し、セミカスタムＬＳＩに例え
ばメモリやアナログ回路のような単独評価の必要なマク
ロセルを設けても入出力パッドを歩留り良くパッケージ
にボンディングできる半導体集積回路装置を提供するこ
とを目的とする。(Problems to be Solved by the Invention) This invention was made in view of the above-mentioned circumstances. Conventionally, if a semi-custom LSI was provided with a macro cell that required individual evaluation, the number of evaluations would increase, so We have improved the problem of poor contact and other problems caused by the damage caused by the damage caused by this problem, and have improved the ability to use input/output pads even if a semi-custom LSI has a macro cell that requires individual evaluation, such as a memory or analog circuit. An object of the present invention is to provide a semiconductor integrated circuit device that can be bonded to a package with high yield.
［発明の構成］
（問題点を解決するための手段）
この発明による半導体集積回路装置にあっては、独立し
た機能を有するマクロセルがセミカスタムＬＳＩ内に形
成されている半導体集積回路装画において、入出力セル
に接続されている入出力パッドをそれに近接する入出力
セルに接続されてない入出力パッドに接続し、これら相
互接続された入出力パッドの一方のパッドを前記半導体
集積回路装置の動作評価に使用し、他方のパッドはパッ
ケージにボンディングして前記半導体集積回路の入出力
ピンとすることを特徴とする。[Structure of the Invention] (Means for Solving the Problems) In the semiconductor integrated circuit device according to the present invention, in a semiconductor integrated circuit design in which macro cells having independent functions are formed in a semi-custom LSI, An input/output pad connected to an output cell is connected to an adjacent input/output pad not connected to an input/output cell, and one of these interconnected input/output pads is used to evaluate the operation of the semiconductor integrated circuit device. The other pad is bonded to the package to serve as an input/output pin of the semiconductor integrated circuit.
（作用）
前記構成の半導体集積回路装置にあっては、セミカスタ
ムＬＳＩの特徴により使用されない余分な入出力パッド
つまり入出力セルに接続されてない入出力パッドが多数
存在する。そして、入出力セルに接続されている入出力
パッドとその余分な入出力パッドとを接続したことによ
って、その一方を動作評価用のパッドとして使用し、他
方をパッケージにボンディングして実際の入出力ピンと
して信用することができる。このため、評価時に入出力
パッドにダメージが与えられても、パッケージにボンデ
ィングされる入出力パッドには何等ダミージが与えられ
ない。したがって、入出力パッドを歩留り良くパッケー
ジにボンディングすることができ、接触不良の問題を解
決することができる。(Function) In the semiconductor integrated circuit device having the above structure, there are many unused input/output pads, that is, input/output pads not connected to input/output cells due to the characteristics of the semi-custom LSI. By connecting the input/output pad connected to the input/output cell and the extra input/output pad, one can be used as a pad for operation evaluation, and the other can be bonded to the package for actual input/output. You can trust it as a pin. Therefore, even if the input/output pad is damaged during evaluation, no dummy damage is applied to the input/output pad bonded to the package. Therefore, the input/output pad can be bonded to the package with high yield, and the problem of poor contact can be solved.
（実施例） 以下、図面を参照してこの発明の詳細な説明する。(Example) Hereinafter, the present invention will be described in detail with reference to the drawings.
第１図にこの発明の一実施例としてメモリが混載された
ゲートアレイ方式のＬＳＩを示す。FIG. 1 shows a gate array LSI integrated with memory as an embodiment of the present invention.
図中１０はＬＳＩチップであり、このチップ１０の素子
および配線形成領域には各々がＮＯＲまたはＮＡＮＤ等
の論理ゲートに相当する基本セルの配列から成るゲート
アレイ部１１と、マクロセルとして形成されたメモリ１
２とが形成されている。このメモリ１２は、例えばヒユ
ーズの溶断によってプログラムできる冗長回路を備えた
構成のものである。In the figure, 10 is an LSI chip, and in the element and wiring forming area of this chip 10, there is a gate array section 11 consisting of an array of basic cells each corresponding to a logic gate such as NOR or NAND, and a memory formed as a macro cell. 1
2 is formed. This memory 12 has a configuration including a redundant circuit that can be programmed, for example, by blowing out a fuse.
また、これらの素子、配線形成領域の外周にはチップ１
０の台片に対応してそれぞれ複数の入出力セルより成る
入出力セル列１３８〜１３ｄが形成され、さらにこれら
の外周には１個の入出力セルに対して１個の入出力パッ
ドが対応するように、入出力パッド列１４８〜１４ｄが
形成されている。In addition, a chip 1 is placed on the outer periphery of these elements and wiring formation areas.
Input/output cell rows 138 to 13d each consisting of a plurality of input/output cells are formed corresponding to the base piece 0, and one input/output pad corresponds to one input/output cell on the outer periphery of these cells. Input/output pad rows 148 to 14d are formed as shown in FIG.
そして、入出力パッド列１４８〜１４ｄを構成する入出
力パッドの内で対応する入出力セルに接続されているも
のは、対応する入出力セルに接続されてない入出力パッ
ドに図示のように接続されている。つまり、この集積回
路にあっては、実際にパッケージにボンディングされて
入出力ピンとして使用される入出力パッドと使用されな
い余分な入出力パッドとを接続しておき、その一方の入
出力パッドを検査用、他方をパッケージへのボンディン
グ用として用いる構成である。Among the input/output pads composing the input/output pad rows 148 to 14d, those connected to the corresponding input/output cells are connected to input/output pads that are not connected to the corresponding input/output cells, as shown in the figure. has been done. In other words, in this integrated circuit, the input/output pads that are actually bonded to the package and used as input/output pins are connected to the extra input/output pads that are not used, and one of the input/output pads is inspected. The configuration is such that one is used for bonding to the package, and the other is used for bonding to the package.
第２図は入出力セルと入出力パッド部を拡大して示した
ものであり、入出力パッド１４１ 、１４３は配線に使
用される入出力セル１３１ 、１３３とそれぞれ対応し
て接続されるパッドであり、１４２ 、１４４は対応す
る入出力セル１３２ 、１３４と接続されてないパッド
である。この場合、入出力パッド１４１は金属配線し１
によって入出力パッド１４２に接続され、同様に入出力
パッド１４３は金属配線し２によって入出力パッド１４
４に接続される。この金属配線し１．し２による入出力
パッド間の接続は、ゲートアレイ部１１およびメモリ部
１２に配線を施す配線工程時と同時に行なうことができ
る。Figure 2 shows an enlarged view of the input/output cells and input/output pads, and the input/output pads 141 and 143 are pads connected to the input/output cells 131 and 133 used for wiring, respectively. 142 and 144 are pads that are not connected to the corresponding input/output cells 132 and 134. In this case, the input/output pad 141 is metal wired.
Similarly, the input/output pad 143 is connected to the input/output pad 142 by metal wiring.
Connected to 4. This metal wiring 1. The connection between the input and output pads using the pads 2 can be made at the same time as the wiring process for wiring the gate array section 11 and the memory section 12.
そして、ウェハ評価には入出力パッド１４２゜１４４を
使用し、入出力パッド１４１ 、１４３はパッケージへ
のボンディング用として使用する。このようにすれば、
評価時にプローブの針によってダメージを受けるのは入
出力パッド１４２ 、１４３だけとなり、入出力パッド
１４１ 、１４３には何等ダメージが加わえられないた
め、パッケージへのボンディングを歩留り良く行なうこ
とが可能となる。また、入出力パッド１４１ 、１４３
を評価用のパッドとして用い、１４２ 、１４４をパッ
ケージにボンディングしてもよい。The input/output pads 142 and 144 are used for wafer evaluation, and the input/output pads 141 and 143 are used for bonding to the package. If you do this,
During evaluation, only the input/output pads 142 and 143 are damaged by the probe needle, and no damage is caused to the input/output pads 141 and 143, so bonding to the package can be performed with a high yield. . In addition, input/output pads 141 and 143
may be used as evaluation pads, and 142 and 144 may be bonded to the package.
第２図（Ｂ）は隣合う入出力パッドが連続して使用され
ている場合の例であり、この場合には使用される入出力
パッドを図示のようになるべく近い空きパッドに接続す
れば、配線によるチップ面積の増加や、その金属配線に
よって付加される置場の増加を招く事を防ぐことができ
る。また、このように入出力パッドが連続して使用され
ないように予め全体の配線をレイアウトしておけば第２
図（Ａ）に示したような短い金属配線で済むようになる
。FIG. 2(B) is an example of a case where adjacent input/output pads are used consecutively. In this case, if the input/output pad to be used is connected to an empty pad as close as possible as shown in the figure, It is possible to prevent an increase in the chip area due to the wiring and an increase in the storage space added by the metal wiring. Also, if you lay out the entire wiring in advance so that input/output pads are not used consecutively like this, it is possible to
A short metal wiring as shown in Figure (A) can be used.
また、このように隣合う入出力パッドの接続が可能な場
合には、第２図（Ｃ）に示すように太い金属配線を使用
して２個の入出力パッドを接続し、これによって大きな
入出力パッドを形成したような形にしてもよい。この場
合は、その大きな入出力パッドを評価時に使用する領域
とボンディング用の領域とに別けて用いればよい。In addition, if adjacent input/output pads can be connected in this way, thick metal wiring can be used to connect the two input/output pads, as shown in Figure 2 (C), and this will allow large inputs to be connected. It may also be shaped like an output pad. In this case, the large input/output pad may be used separately into an area used for evaluation and an area for bonding.
尚、ここではメモリを混載したゲートアレイ方式のＬＳ
Ｉについて説明したが、アナログ回路を混載する場合に
もこの発明を適用でき、同様の効果を得ることができる
。また、ゲートアレイに限らず例えばスタンダードセル
方式のようなセミカスタムのロジックＬＳＩであれば、
同様にこの発明を適用できる。In addition, here we use a gate array type LS with embedded memory.
Although I have been described above, the present invention can also be applied to cases where analog circuits are mixed, and similar effects can be obtained. In addition, not only gate arrays but also semi-custom logic LSIs such as standard cell type,
This invention can be applied in the same way.
さらに、混載型のものでなくても、ゲートアレイまたは
スタンダードセルアレイによって形成したマクロセル部
分を単独で評価する必要がある場合には、評価のために
プローブ針を入出力パッドに接触させる回数が増えるの
でこの発明は有効である。Furthermore, even if it is not a mixed type, if it is necessary to evaluate the macrocell part formed by the gate array or standard cell array independently, the number of times the probe needle comes into contact with the input/output pad for evaluation increases. This invention is effective.
［発明の効果］
以上のようにこの発明によれば、セミカスタムＬＳＩに
例えばメモリやアナログ回路のような単独評価の必要な
マクロセルを設けても、その評価回数の増加によってボ
ンディング不良が発生するとがなくなり、パッケージに
歩留り良く入出力パッドをボンディングできるようにな
る。[Effects of the Invention] As described above, according to the present invention, even if a semi-custom LSI is provided with a macro cell that requires individual evaluation, such as a memory or an analog circuit, bonding failures will not occur due to an increase in the number of evaluations. This makes it possible to bond input/output pads to the package with high yield.
第１図はこの発明の一実施例に係る半導体集積回路装置
を示す図、第２図は第１図の半導体集積回路の一部を取
出して示す図、第３図は従来の半導体集積回路装置を示
す図である。
１０・・・チップ、１１・・・ゲートアレイ部、１２・
・２メモリ部、１３ａ〜１３ｅ・・・入出力セル列、１
４ａ〜１４ｅ・・・入出力パッド列。
出願人代理人 弁理士 鈴江武彦
第１０
（Ａ） （Ｂ）第２図
（Ｃ）
第２図
第３図FIG. 1 is a diagram showing a semiconductor integrated circuit device according to an embodiment of the present invention, FIG. 2 is a diagram showing a part of the semiconductor integrated circuit shown in FIG. 1, and FIG. 3 is a diagram showing a conventional semiconductor integrated circuit device. FIG. 10... Chip, 11... Gate array section, 12.
・2 memory section, 13a to 13e... input/output cell column, 1
4a to 14e: input/output pad rows. Applicant's representative Patent attorney Takehiko Suzue No. 10 (A) (B) Figure 2 (C) Figure 2 Figure 3
Claims (8)
ＬＳＩ内に形成されている半導体集積回路装置において
、 入出力セルに接続されている入出力パッド をそれに近接する入出力セルに接続されてない入出力パ
ッドに接続し、これら相互接続された入出力パッドの一
方のパッドを前記半導体集積回路装置の動作評価に使用
し、他方のパッドはパッケージにボンディングして前記
半導体集積回路の入出力ピンとすることを特徴とする半
導体集積回路装置。(1) In a semiconductor integrated circuit device in which macro cells with independent functions are formed in a semi-custom LSI, an input/output pad connected to an input/output cell is connected to an input/output pad that is not connected to an adjacent input/output cell. One of the interconnected input/output pads is used for evaluating the operation of the semiconductor integrated circuit device, and the other pad is bonded to a package to serve as an input/output pin of the semiconductor integrated circuit. Features of semiconductor integrated circuit devices.
成されていることを特徴とする特許請求の範囲第１項記
載の半導体集積回路装置。(2) The semiconductor integrated circuit device according to claim 1, wherein the semi-custom LSI is constructed using a gate array method.
で構成されていることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。(3) Claim 1, wherein the semi-custom LSI is configured using a standard cell system.
The semiconductor integrated circuit device described in .
この金属配線による接続は前記半導体集積回路装置に配
線を施す配線工程時と同時に行われることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。(4) The input/output pads are interconnected with metal wiring,
2. The semiconductor integrated circuit device according to claim 1, wherein the connection by the metal wiring is performed at the same time as a wiring process for wiring the semiconductor integrated circuit device.
されないように配線が施されて形成されていることを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。(5) The semiconductor integrated circuit device according to claim 1, wherein wiring is formed so that adjacent input/output pads are not connected to input/output cells consecutively.
モリが混載されていることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。(6) The semiconductor integrated circuit device according to claim 1, wherein a memory is embedded in the semi-custom LSI as a macro cell.
する冗長回路を備えた構成であることを特徴とする特許
請求の範囲第６項記載の半導体集積回路装置。(7) The semiconductor integrated circuit device according to claim 6, wherein the memory is configured to include a redundant circuit that is programmed by blowing a fuse.
ナログ回路が混載されていることを特徴する特許請求の
範囲第１項記載の半導体集積回路装置。(8) The semiconductor integrated circuit device according to claim 1, wherein the semi-custom LSI includes an analog circuit mixed therein as a macro cell.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271465A JPH01112750A (en) | 1987-10-27 | 1987-10-27 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62271465A JPH01112750A (en) | 1987-10-27 | 1987-10-27 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01112750A true JPH01112750A (en) | 1989-05-01 |
Family
ID=17500414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62271465A Pending JPH01112750A (en) | 1987-10-27 | 1987-10-27 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01112750A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011292A1 (en) * | 2004-07-28 | 2006-02-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1987
- 1987-10-27 JP JP62271465A patent/JPH01112750A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011292A1 (en) * | 2004-07-28 | 2006-02-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US8035188B2 (en) | 2004-07-28 | 2011-10-11 | Panasonic Corporation | Semiconductor device |
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