JP7900147B2

JP7900147B2 - 光センサ

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Publication number: JP7900147B2
Application number: JP2021200226A
Authority: JP
Inventors: 貴章正木
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2021-12-09
Filing date: 2021-12-09
Publication date: 2026-08-04
Anticipated expiration: 2041-12-09
Also published as: CN116256764A; JP2023085909A; US20230187571A1; US12507498B2

Description

本開示は、光センサに関する。

非接触で物体の有無を検出する光センサ（いわゆる近接センサ）の一つに反射型フォトセンサがある。反射型フォトセンサは、発光素子から出射された光を検出対象とする物体で反射させ、その反射光を受光素子で検出することによって物体の存在を検出する。このような光センサにおいて、発光素子からの拡散光に起因した光クロストーク（以下、単にクロストーク）は、受光素子による物体の検出精度を低下させる要因となる。特許文献１は、光センサの一例として、クロストークを低減するパッケージ構造を有した近接センサを開示している。

特開２０１７－１１１２０号公報

近年、光センサの小型化および高機能化が進んでおり、クロストークの低減を図りつつ、発光素子および受光素子とともに他の様々な素子または回路を単一パッケージに集積化することが求められている。

本開示の一態様による光センサは、基板と、前記基板の主面に設けられた第１導電層と、前記基板の裏面に設けられた第２導電層と、前記第１導電層と前記第２導電層との間に設けられた導電ビア層と、前記第１導電層に実装された発光素子と、前記第１導電層に実装され、受光素子を含む集積回路と、前記基板に設けられ、前記第１導電層とともに前記発光素子および前記集積回路を覆い、前記基板の平面視において前記発光素子と前記集積回路との間に溝を含む透光性の被覆部材と、を備える。前記第１導電層は、前記発光素子が実装される第１実装部と、前記集積回路が実装される第２実装部と、を含む。前記発光素子は、前記第１実装部、前記導電ビア層、前記第２導電層、および前記第２実装部を介して前記集積回路に電気的に接続されている。

一態様による光センサは、クロストークを低減しつつ小型化および高機能化を実現することができる。

図１は、一実施形態にかかる例示的な光センサの概略断面図（図２のＦ１－Ｆ１線に沿った断面図）である。図２は、基板の主面側の構造を示す図１の光センサの概略平面図である。図３は、基板の裏面側の構造を示す図１の光センサの概略平面図（透視図）である。図４は、図１の光センサを備える光センサシステムの概略ブロック回路図である。図５は、発光素子および発光素子駆動回路を示す概略回路図である。図６は、昇圧回路を含む別例の光センサシステムの概略ブロック回路図である。

以下、添付図面を参照して本開示における半導体発光装置の実施形態を説明する。
なお、説明を簡単かつ明確にするために、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするために、断面図では、ハッチングが省略されている場合がある。添付の図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。

以下の詳細な記載は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。

［光センサの概略構造］
図１は、一実施形態にかかる例示的な光センサ１０の概略断面図である。光センサ１０は、発光素子２０と集積回路３０を備え、集積回路３０は１つまたは複数（例えば２つ）の受光素子４０を含む。光センサ１０は、例えば、反射型フォトセンサとして具現化されている。反射型フォトセンサは、フォトリフレクタとも呼ばれる。また、受光素子４０を含む集積回路３０は、光集積回路（フォトＩＣ）とも呼ばれる。発光素子２０には、例えば垂直共振器型面発光レーザ（ＶＣＳＥＬ：Vertical Cavity Surface Emitting Laser）などの半導体レーザ素子を用いることができる。また、受光素子４０には、例えばフォトダイオード（ＰＤ）を用いることができる。

図１に示されるように、光センサ１０は、基板５０と、複数（図１では、例えば２層）の導電層６０，７０と、導電層６０，７０の間に設けられた導電ビア層８０とを備えている。導電層６０，７０は、互いに異なる層位置に設けられている。図１の例では、導電層６０が第１導電層に対応し、導電層７０が第２導電層に対応する。以下では、用語を区別して説明を分かり易くするために、導電層６０，７０をそれぞれ第１導電層６０および第２導電層７０と称す場合もある。

基板５０は、例えば、樹脂基材またはセラミック基材などの絶縁性材料によって形成されている。樹脂基材の例はガラスエポキシ樹脂などである。また、セラミック基材の例は窒化アルミニウム（ＡｌＮ）またはアルミナ（Ａｌ_２Ｏ_３）などである。あるいは、基板５０は、例えば、シリコン基材またはガラス基材などの他の絶縁性材料によって形成されてもよい。基板５０は、主面５２と、反対側の裏面５４とを含む。

なお、本開示において使用される「平面視」という用語は、互いに直交するＸＹＺ軸（例えば図１参照）のＺ軸方向に光センサ１０（またはその他の部材）を視ることをいう。Ｚ軸は、基板５０の主面５２（および裏面５４）に直交する方向に対応する。以下では、説明を分かり易くするために、＋Ｚ方向を上、－Ｚ方向を下、＋Ｘ方向を右、－Ｘ方向を左と定義する。なお、明示的に別段の記載がない限り、「平面視」とは、光センサ１０をＺ軸方向において上方から視ることを指す。

導電層６０，７０および導電ビア層８０は、例えば、銅（Ｃｕ）またはアルミニウム（Ａｌ）などの金属材料によって形成されている。ただし、ＣｕおよびＡｌ以外の他の金属材料が用いられてもよい。図１の例では、第１導電層６０は基板５０の主面５２に設けられており、第２導電層７０は基板５０の裏面５４に設けられている。発光素子２０および集積回路３０（受光素子４０）は、第１導電層６０上に実装されている。

導電ビア層８０は、第１導電層６０と第２導電層７０とを電気的に接続する複数のビア導体８２を含む。図１の例では、ビア導体８２は基板５０の内部に設けられており、基板５０を主面５２から裏面５４まで貫通している。ビア導体８２はいわゆるサーマルビアであり、第１導電層６０と第２導電層７０との間の導電経路としてだけでなく、第１導電層６０から第２導電層７０への放熱経路としても機能する。なお、ビア導体８２は、図１の例では円筒状の中空導体であるが、非中空の円柱状の導体でもよい。あるいは、熱伝導率のより高い別の材料を各ビア導体８２の内部に充填してもよい。一実装例では、導電ビア層８０は、複数のビア導体８２として、例えば９個のビア導体８２１，８２２，８２３，８２４，８２５，８２６，８２７，８２８，８２９（図２参照）を含む。

光センサ１０はさらに、基板５０上に設けられ、第１導電層６０とともに発光素子２０および集積回路３０を覆う透光性の被覆部材９０を備えている。被覆部材９０は、例えば、シリコーン樹脂などの透明樹脂材料によって形成されている。なお、樹脂材料の種類は特に限定されるものでなく、被覆部材９０が透光性を有するものであればよい。被覆部材９０は、発光素子２０および集積回路３０を保護する機能に加えて、発光素子２０からの出射光を被覆部材９０の内部で拡散させることにより、光センサ１０の光出射面９０Ｔ（図１において被覆部材９０の上面）からの光の取り出し効率を増加させる機能も有している。

［基板および導電層の構成例］
図２は、基板５０の主面５２に配置された構造の一例を示す光センサ１０の概略平面図である。また、図３は、基板５０の裏面５４に配置された構造の一例を示す光センサ１０の概略平面図（透視図）である。なお、上記で説明した図１は、図２のＦ１－Ｆ１線に沿った断面図である。図２においては、分かり易くするために、被覆部材９０を二点鎖線で示している。

基板５０は、例えば、平面視矩形状を有している。ただし、基板５０の平面視形状およびサイズは特に限定されない。図２および図３の例では、平面視において、基板５０は、各々長辺となる第１の辺５０Ａおよび第２の辺５０Ｂと、各々短辺となる第３の辺５０Ｃおよび第４の辺５０Ｄとを有している。一例では、長辺（第１および第２の辺５０Ａ，５０Ｂ）の長さは約２．０ｍｍであり、短辺（第３および第４の辺５０Ｃ，５０Ｄ）の長さは約１．０ｍｍである。

［第１導電層］
図１および図２に示されるように、基板５０の主面５２に設けられた第１導電層６０は、発光素子２０が実装される第１実装部６２と、集積回路３０が実装される第２実装部６４とを含む。第１実装部６２は、複数（例えば２つ）の素子側導電パターン６２１，６２２を含み、第２実装部６４は、複数（例えば７つ）の回路側導電パターン６４１，６４２，６４３，６４４，６４５，６４６，６４７を含む。なお、各実装部６２，６４における導電パターンの数および形状は一例に過ぎず、異なる数および形状の導電パターンが採用されてもよい。

図２の例では、第１実装部６２（素子側導電パターン６２１，６２２）は、基板５０の主面５２の面積の１／５かもしくはそれよりも小さい矩形領域内に配置されている。言い換えれば、第２実装部６４（回路側導電パターン６４１～６４７）は、主面５２の面積の４／５かもしくはそれよりも大きい矩形領域内に配置されている。したがって、主面５２の面積に占める第２実装部６４の配置面積は、第１実装部６２に比べて大きい。これにより、より大きなチップサイズの集積回路３０を配置することが可能となる。

［第１導電層の第１実装部］
まず、第１実装部６２について説明する。なお、以下では、説明を分かり易くするために、素子側導電パターン６２１，６２２をそれぞれ第１および第２素子側導電パターン６２１，６２２とも称す。

第１素子側導電パターン６２１は、発光素子２０が配置される素子配置領域６２Ａを含む。例えば発光素子２０がＶＣＳＥＬとして構成されている場合、発光素子２０の主面（図２において上面）には、複数の発光領域２２を除く位置に第１電極２４が配置されている。また、発光素子２０の主面と反対側に位置する発光素子２０の裏面には、第２電極（図示略）が配置されている。例えば、第１電極２４はアノード電極、第２電極はカソード電極であってよい。発光領域２２からは、発光素子２０の主面にほぼ垂直な方向（＋Ｚ方向である上方）に光が出射される。この光は、被覆部材９０の内部で拡散されて光センサ１０の光出射面９０Ｔ（図１参照）から外部に出射される。

第１素子側導電パターン６２１の素子配置領域６２Ａには、発光素子２０の第２電極（カソード電極）が図示しない導電性接着層により接合されている。また、第１素子側導電パターン６２１は、ビア導体８２１によって第２導電層７０に接続されている。したがって、発光素子２０の第２電極は、第１素子側導電パターン６２１およびビア導体８２１を介して第２導電層７０に電気的に接続されている。

第２素子側導電パターン６２２は、ワイヤ１０１が接合されるワイヤボンディング領域６２Ｂを含む。ワイヤ１０１は、その一端が発光素子２０の第１電極２４（アノード電極）に接合され、他端がワイヤボンディング領域６２Ｂに接合されている。また、第２素子側導電パターン６２２は、ビア導体８２２によって第２導電層７０に接続されている。したがって、発光素子２０の第１電極２４は、第２素子側導電パターン６２２およびビア導体８２２を介して第２導電層７０に電気的に接続されている。

［第１導電層の第２実装部］
次に、第２実装部６４について説明する。なお、以下では、説明を分かり易くするために、回路側導電パターン６４１～６４７をそれぞれ第１～第７回路側導電パターン６４１～６４７とも称す。

第１～第７回路側導電パターン６４１～６４７はそれぞれ、回路配置領域６４Ａ１，６４Ａ２，６４Ａ３，６４Ａ４，６４Ａ５，６４Ａ６，６４Ａ７を含む。集積回路３０は、これら回路配置領域６４Ａ１～６４Ａ７を含む矩形状の配置領域に配置されており、第１～第７回路側導電パターン６４１～６４７（回路配置領域６４Ａ１～６４Ａ７）に図示しない導電性接着層によって接合されている。

また、第１～第７回路側導電パターン６４１～６４７はそれぞれ、ビア導体８２３～８２９によって第２導電層７０に接続されている。したがって、受光素子４０を含む集積回路３０は、第１～第７回路側導電パターン６４１～６４７およびビア導体８２３～８２９を介して第２導電層７０に電気的に接続されている。

なお、第１～第７回路側導電パターン６４１～６４７に形成されるビア導体８２３～８２９の位置は特に限定されるものでなく、第１～第７回路側導電パターン６４１～６４７を個別に第２導電層７０に接続していればよい。例えば、集積回路３０の基盤上には、受光素子４０とともに、他の様々な任意の素子および回路が実装され得る。したがって、例えば、基盤上における素子（受光素子４０を含む）および回路の実装形態、さらには、後述する第２導電層７０の複数の導電パターンの形状および位置に応じて、ビア導体８２３～８２９の位置が決定されればよい。

第７回路側導電パターン６４７を除く第１～第６回路側導電パターン６４１～６４６はさらに、それぞれワイヤボンディング領域６４Ｂ１，６４Ｂ２，６４Ｂ３，６４Ｂ４，６４Ｂ５，６４Ｂ６を含む。これらワイヤボンディング領域６４Ｂ１～６４Ｂ６にはそれぞれ、ワイヤ１１１，１１２，１１３，１１４，１１５，１１６が接合される。ワイヤ１１１～１１６はそれぞれ、一端が集積回路３０のパッド３１，３２，３３，３４，３５，３６に接合され、他端がワイヤボンディング領域６４Ｂ１～６４Ｂ６に接合されている。

［第１導電層のワイヤボンディング領域］
図２に示されるように、第１実装部６２のワイヤボンディング領域６２Ｂは、第１の辺５０Ａ寄りに配置されている。同様に、第２実装部６４のワイヤボンディング領域６４Ｂ１～６４Ｂ６は、第１の辺５０Ａ寄りに配置されている。すなわち、すべてのワイヤボンディング領域６２Ｂ，６４Ｂ１～６４Ｂ６が、基板５０の一つの辺、特に図２の例では、長辺となる第１の辺５０Ａに沿って配置されている。この配置では、ワイヤボンディング位置が基板５０の一辺にまとめられるため、レイアウトを効率化することができる。さらには、すべてのワイヤ１１１～１１６の延出方向が実質的にほぼ一方向に揃うため、ワイヤボンディング工程を容易にかつ精度よく行うことが可能となる。

なお、詳細な図示は省略しているが、第１導電層６０（第１および第２実装部６２，６４）は、発光素子２０および集積回路３０の実装領域と、ワイヤボンディング領域６４Ｂ１～６４Ｂ６とを除き、絶縁層１２０によって覆われている。図２の例では、集積回路３０の実装領域を開口する絶縁層１２０の開口部１２１を一点鎖線で示している。なお、図１では、絶縁層１２０の図示は省略している。

［第２導電層］
図１および図３に示されるように、基板５０の裏面５４に設けられた第２導電層７０は、複数（例えば７つ）の導電パターン７２１，７２２，７２３，７２４，７２５，７２６，７２７を含む。なお、第２導電層７０の導電パターンの数および形状は一例に過ぎず、異なる数および形状の導電パターンが採用されてもよい。

［第２導電層の配線接続部と第１導電層との接続関係］
導電パターン７２１は、発光素子２０と集積回路３０とを電気的に接続する配線接続部として設けられている。この導電パターン７２１は、ビア導体８２１，８２３に接続されている。したがって、発光素子２０は、第１素子側導電パターン６２１（第１導電層６０の第１実装部６２）、ビア導体８２１（導電ビア層８０）、導電パターン７２１（第２導電層７０）、ビア導体８２３（導電ビア層８０）、第１回路側導電パターン６４１（第１導電層６０の第２実装部６４）、およびワイヤ１１１を介して集積回路３０のパッド３１に電気的に接続されている。その結果、図３の例では、集積回路３０の動作時に、パッド３１は、発光素子２０の第２電極（カソード電極）の電位に設定される。

［第２導電層の端子部と第１導電層との接続関係］
導電パターン７２２は、発光素子２０用の端子部として設けられている。図３の例では、導電パターン７２２は、発光素子２０を駆動するのに必要な電源電圧（例えば、ＶＣＳＥＬ用の電源電圧）が印加される電源端子部７２２Ｔとして設けられている。導電パターン７２２は、ビア導体８２２に接続されている。したがって、導電パターン７２２に印加された電源電圧は、ビア導体８２２（導電ビア層８０）、第２素子側導電パターン６２２（第１導電層６０の第１実装部６２）、およびワイヤ１０１を介して発光素子２０の第１電極２４（アノード電極）に供給される。ビア導体８２２は、第１ビア導体の一例である。

導電パターン７２３～７２７は、集積回路３０用の端子部として設けられている。なお、図３では、導電パターン７２３～７２７を用いた５つの端子部が集積回路３０用に設けられているが、端子部の数（すなわち、導電パターンの数）は特に限定されず、集積回路３０の構成に応じて適宜変更されてよい。また、端子部（導電パターン７２３～７２７）に割り当てられる端子種類（端子機能）も特に限定されない。

一例として、導電パターン７２３は、グランド端子部７２３Ｔとして設けられている。なお、導電パターン７２３のグランド端子部７２３Ｔは、発光素子２０と集積回路３０とに共通の端子部として設けられている。この導電パターン７２３は、ビア導体８２４に接続されている。したがって、導電パターン７２３に印加されたグランド電圧は、ビア導体８２４（導電ビア層８０）、第２回路側導電パターン６４２（第１導電層６０の第２実装部６４）、およびワイヤ１１２を介して、集積回路３０のパッド３２に供給される。その結果、図３の例では、集積回路３０の動作時に、パッド３２はグランド電位に設定される。このパッド３２は、集積回路３０の内部回路（例えば、後述する発光素子２０用の駆動回路）を介して、パッド３１に電気的に接続されている。

導電パターン７２４は、集積回路３０を駆動するのに必要な電源電圧（例えば、ＶＣＳＥＬ用の電電電圧よりも低いＶＤＤ電圧）が印加される電源端子部７２４Ｔとして設けられている。この導電パターン７２４は、ビア導体８２５に接続されている。したがって、導電パターン７２４に印加された電源電圧（ＶＤＤ電圧）は、ビア導体８２５（導電ビア層８０）、第３回路側導電パターン６４３（第１導電層６０の第２実装部６４）、およびワイヤ１１３を介して集積回路３０のパッド３３に供給される。その結果、図３の例では、集積回路３０の動作時に、パッド３３はＶＤＤ電圧の電位に設定される。このＶＤＤ電圧は、受光素子４０を駆動する電源電圧としても利用される。ビア導体８２５は、第２ビア導体の一例である。

導電パターン７２５，７２６，７２７は、例えば、集積回路３０用の信号端子部７２５Ｔ，７２６Ｔ，７２７Ｔとしてそれぞれ設けられている。例えば、集積回路３０がＩ^２Ｃインターフェースに準拠した回路として構成されている場合、信号端子部７２５Ｔをシリアルクロック（ＳＣＬ）端子として使用し、信号端子部７２６Ｔをシリアルデータ（ＳＤＡ）端子として使用してもよい。また、信号端子部７２７Ｔは、信号割り込み（ＩＮＴ）端子として使用してもよい。

図３の例では、導電パターン７２５は、ビア導体８２６，８２７に接続される配線接続部７２５Ａを含む。したがって、導電パターン７２５は、ビア導体８２６（導電ビア層８０）、第４回路側導電パターン６４４（第１導電層６０の第２実装部６４）、およびワイヤ１１４を介して、集積回路３０のパッド３４に電気的に接続されている。その結果、導電パターン７２５に供給された信号（例えば、シリアルクロック）は集積回路３０のパッド３４に供給される。また、導電パターン７２５は、ビア導体８２７（導電ビア層８０）を介して第７回路側導電パターン６４７にも電気的に接続されている。したがって、導電パターン７２５に供給された信号は、第７回路側導電パターン６４７にも供給される。

導電パターン７２６は、ビア導体８２８に接続されている。したがって、導電パターン７２６は、ビア導体８２８（導電ビア層８０）、第６回路側導電パターン６４６（第１導電層６０の第２実装部６４）、およびワイヤ１１６を介して、集積回路３０のパッド３６に電気的に接続されている。その結果、導電パターン７２６に供給された信号（例えば、シリアルデータ）は集積回路３０のパッド３６に供給される。この場合、導電パターン７２６は、シリアルデータ出力端子としても使用される。

導電パターン７２７は、ビア導体８２９に接続されている。したがって、導電パターン７２７は、ビア導体８２９（導電ビア層８０）、第５回路側導電パターン６４５（第１導電層６０の第２実装部６４）、およびワイヤ１１５を介して、集積回路３０のパッド３５に電気的に接続されている。その結果、導電パターン７２７に供給された信号（例えば、インタラプト信号）は集積回路３０のパッド３５に供給される。

なお、第２導電層７０は、開口部１３１～１３６（図３において一点鎖線で示す）を含む絶縁層１３０によって覆われている。導電パターン７２２～７２７は、これらの開口部１３１～１３６を通じて、上述した端子部７２２Ｔ，７２３Ｔ，７２４Ｔ，７２５Ｔ，７２６Ｔ，７２７Ｔをそれぞれ露出している。なお、図１では、絶縁層１３０の図示は省略している。

［被覆部材の溝］
図１および図２に示されるように、被覆部材９０は、基板５０の平面視において、発光素子２０と集積回路３０との間に溝９２を含む。この溝９２は、平面視において、基板５０の主面５２を、第１実装部６２が配置される第１領域と、第２実装部６４が配置される第２領域とに区画している。図１の例では、溝９２は、被覆部材９０を第１被覆部９０Ａと第２被覆部９０Ｂとに分離するスリットである。すなわち、被覆部材９０は、発光素子２０を覆う第１被覆部９０Ａと、集積回路３０を覆う第２被覆部９０Ｂとを含み、これら第１被覆部９０Ａと第２被覆部９０Ｂは互いに離間して、基板５０を露出させるスリットを溝９２として画定している。

したがって、溝９２は、被覆部材９０、絶縁層１２０、および第１導電層６０を貫通しており、この溝９２によって、第１導電層６０は第１実装部６２と第２実装部６４との２つに物理的に切断されている。このため、第１実装部６２と第２実装部６４は、基板５０の主面５２上では電気的に接続されていない。溝９２は、例えば３０μｍ以上１００μｍ未満の幅、例えば約５０μｍの幅を有するマイクロスリットとして形成され得る。なお、溝９２は、第１の溝に対応する。

このような溝９２を形成することで、第１被覆部９０Ａと溝９２（空気層）との界面に向けて拡散する発光素子２０からの光は、当該界面で屈折されて第１被覆部９０Ａ内へと戻される。これにより、光センサ１０の光出射面９０Ｔからの光の取り出し効率を増加させることができる。また、発光素子２０からの拡散光に起因したクロストークを低減することができる。

［基板の溝］
図１および図２に示されるように、基板５０は、被覆部材９０の溝９２に対応する位置に溝５６を含み得る。この溝５６は、基板５０の主面５２から所与の深さ（微小深さ）を有する凹溝として形成されている。このような溝５６を基板５０に形成することで、第１導電層６０を第１実装部６２と第２実装部６４との２つに、より適切に切断することができる。なお、被覆部材９０の溝９２により第１導電層６０が第１実装部６２と第２実装部６４との２つに切断されるのであれば、基板５０の溝５６は必ずしも形成されていなくてもよい。

被覆部材９０の溝９２および基板５０の溝５６は、例えば、一枚の大判基板に形成された複数の光センサ構造体（すなわち複数の光センサ１０）を個片化する際に、基板５０の溝５６が形成される位置まで各光センサ構造体をハーフカットすることによって形成され得る。

［光センサシステム］
図４は、上述した光センサ１０を備える光センサシステム１０Ｓの概略ブロック回路図である。

光センサシステム１０Ｓは、光センサ１０と、定電圧レギュレータ１２とを含む。この定電圧レギュレータ１２は、例えば、低ドロップアウト（ＬＤＯ）レギュレータであり、電源としてのバッテリＢＴに接続されている。定電圧レギュレータ１２は、電圧入力端子１２Ｔ１と、電圧出力端子１２Ｔ２とを含み、バッテリＢＴから電圧入力端子１２Ｔ１に供給された第１電源電圧を降圧し、その降圧電圧を電圧入力端子１２Ｔ１から出力する。例えば、定電圧レギュレータ１２は、バッテリＢＴから供給された第１電源電圧を、集積回路３０の駆動に適した第２電源電圧（ＶＤＤ電圧）に降圧する。

光センサ１０は、上記したように、発光素子２０（例えばＶＣＳＥＬ）と、受光素子４０（例えばＰＤ）を含む集積回路３０とを含む。また、一例として、光センサ１０は、第１電源端子１０Ｔ１、第２電源端子１０Ｔ２、第１～第３信号端子１０Ｔ３，１０Ｔ４，１０Ｔ５、およびグランド端子１０Ｔ６を含む。

第１電源端子１０Ｔ１は、例えば、図３の導電パターン７２２の電源端子部７２２Ｔに対応し得る。第１電源端子１０Ｔ１は、定電圧レギュレータ１２の電圧入力端子１２Ｔ１およびバッテリＢＴに接続されている。この第１電源端子１０Ｔ１には、発光素子２０を駆動するのに必要な第１電源電圧（例えば、ＶＣＳＥＬ用の電源電圧）がバッテリＢＴから供給される。言い換えれば、発光素子２０は、バッテリＢＴに直接接続されている。このバッテリＢＴから供給される第１電源電圧は、例えばバッテリＢＴの残量および光センサシステム１０Ｓの動作などに応じて、例えば２．７Ｖ以上４．２Ｖ以下の範囲で変動し得る。

第２電源端子１０Ｔ２は、例えば、図３の導電パターン７２４の電源端子部７２４Ｔに対応し得る。この第２電源端子１０Ｔ２は、定電圧レギュレータ１２の電圧出力端子１２Ｔ２に接続されている。したがって、第２電源端子１０Ｔ２には、定電圧レギュレータ１２により生成された集積回路３０用の第２電源電圧（ＶＤＤ電圧）が供給される。ＶＤＤ電圧は、例えば１．８Ｖなどであってよい。

第１～第３信号端子１０Ｔ３，１０Ｔ４，１０Ｔ５は、例えば、図３の導電パターン７２５，７２６，７２７の信号端子部７２５Ｔ，７２６Ｔ，７２７Ｔ（例えば、シリアルクロック端子、シリアルデータ端子、信号割り込み端子）にそれぞれ対応し得る。グランド端子１０Ｔ６は、例えば、図３の導電パターン７２３のグランド端子部７２３Ｔに対応し得る。

［発光素子駆動回路］
図４に示されるように、光センサ１０において、集積回路３０は、集積回路３０に搭載される内部回路の一つとして、発光素子２０を駆動するための発光素子駆動回路（図４では「ＤＲＶ」で示される）２００を含み得る。

図５は、発光素子２０と発光素子駆動回路２００とを示す概略回路図である。発光素子駆動回路２００は、直列接続された複数（例えば２つ）のスイッチング素子２１０，２２０を含む。各スイッチング素子２１０，２２０は、例えば、低耐圧素子のｎ型ＭＯＳＦＥＴで構成され得る。

例えば、スイッチング素子２１０の第１電流端子２１０Ａ（図５では、ソース端子）はグランドに接続されている。スイッチング素子２１０の第２電流端子２１０Ｂ（図５では、ドレイン端子）は、スイッチング素子２２０の第１電流端子２２０Ａ（図５では、ソース端子）に接続されている。スイッチング素子２２０の第２電流端子２２０Ｂ（図５では、ドレイン端子）は、発光素子２０の第２電極２６（図５では、カソード電極）に接続されている。スイッチング素子２１０，２２０は、制御端子２１０Ｃ，２２０Ｃに供給される制御信号によってオンオフされ、スイッチング素子２１０，２２０がともにオンされると、発光素子２０に電流が流れて発光素子２０から光が出射される。

発光素子駆動回路２００は、図３には図示されていないが、例えば図３の集積回路３０の基盤に実装され得る。例えば、スイッチング素子２１０の第１電流端子２１０Ａは、グランド電位が印加されるパッド３２に接続され、スイッチング素子２２０の第２電流端子２２０Ｂは、発光素子２０の第２電極２６（カソード電極；図５参照）の電位が印加されるパッド３１に接続される。これにより、集積回路３０内に、発光素子駆動回路２００を集積化することができる。その結果、第１実装部６２には、発光素子２０のみを実装するだけで済み、光センサ１０のレイアウトを効率化することが可能となる。

また、図５の発光素子駆動回路２００では、直列接続された２つのスイッチング素子２１０，２２０が各々耐圧素子として機能する。上記したように、発光素子２０はバッテリＢＴに直接接続されているため、バッテリＢＴからの第１電源電圧が第１電源端子１０Ｔ１（図４参照）を介して発光素子２０に直接印加される。この際、発光素子２０の耐圧（最大定格）を越える電圧がバッテリＢＴに供給されないようにするために、スイッチング素子２１０，２２０が耐圧素子として設けられている。言い換えれば、直接接続されたスイッチング素子２１０，２２０を発光素子２０の駆動素子として設けることにより、発光素子２０にその最大定格を越える電圧が印加されることが抑制される。

［光センサ１０の作用］
次に、光センサ１０の作用について説明する。
光センサ１０は、発光素子２０と集積回路３０（受光素子４０）とを覆う透光性の被覆部材９０を含む。この被覆部材９０は、基板５０の平面視において、発光素子２０と集積回路３０との間に溝９２を含む。この溝９２により、発光素子２０からの拡散光に起因したクロストークを低減して、受光素子４０による物体の検出精度が低下することを抑制することができる。

ここで、溝９２は、第１導電層６０を、発光素子２０が実装された第１実装部６２と、集積回路３０が実装された第２実装部６４との２つに物理的に切断するように形成されている。したがって、第１実装部６２と第２実装部６４は、基板５０の主面５２上では互いに電気的に接続されていない。

この点、光センサ１０は、第１導電層６０（第１および第２実装部６２，６４）と異なる層位置（例えば、基板５０の裏面）に設けられた第２導電層７０を含み、第１導電層６０の第１および第２実装部６２，６４が導電ビア層８０によって第２導電層７０と接続されている。

例えば、図１～図３では、発光素子２０は、第１素子側導電パターン６２１（第１導電層６０の第１実装部６２）、ビア導体８２１（導電ビア層８０）、導電パターン７２１（第２導電層７０）、ビア導体８２３（導電ビア層８０）、第１回路側導電パターン６４１（第１導電層６０の第２実装部６４）、およびワイヤ１１１を介して、集積回路３０のパッド３１に電気的に接続されている。したがって、基板５０の主面５２上で第１実装部６２と第２実装部６４とが溝９２によって物理的に切断されていても、第１実装部６２と第２実装部６４とを互いに電気的に接続することができる。

一実施形態の光センサ１０は、以下の利点を有する。
（１）発光素子２０は、第１導電層６０の第１実装部６２、導電ビア層８０、第２導電層７０、および第１導電層６０の第２実装部６４を介して、集積回路３０に電気的に接続されている。これにより、基板５０の主面５２上で第１実装部６２と第２実装部６４とが溝９２によって物理的に切断されていても、導電ビア層８０および第２導電層７０を介して第１実装部６２と第２実装部６４とを互いに電気的に接続することができる。その結果、基板５０の主面５２上に配置される導電パターンの面積、すなわち基板５０上における配線の長さを短くして、基板５０上に実装可能な集積回路３０のサイズを大きくすることができる。また、発光素子２０を覆う第１被覆部９０Ａと、集積回路３０（受光素子４０）を覆う第２被覆部９０Ｂとが、溝９２（空気層）によって互いに分離されるため、発光素子２０からの拡散光に起因したクロストークも低減することができる。

（２）集積回路３０は、発光素子２０を駆動するための発光素子駆動回路２００を含む。これにより、集積回路３０内に発光素子駆動回路２００を集積化することができる。その結果、第１実装部６２には、発光素子２０のみを実装するだけで済み、光センサ１０のレイアウトを効率化することが可能となる。

（３）発光素子駆動回路２００は、発光素子２０の第２電極２６とグランド端子との間に直列に接続された複数のスイッチング素子２１０，２２０を含む。この構成では、直列接続された２つのスイッチング素子２１０，２２０が各々耐圧素子として機能する。これにより、発光素子２０にその最大定格を越える電圧がバッテリＢＴから印加されることが抑制される。

（４）第１実装部６２は、溝９２を境に区画される基板５０の第１領域（すなわち発光素子側領域）内に配置されており、第２実装部６４は、溝９２を境に区画される基板５０の第２領域（すなわち集積回路側領域）内に配置されている。発光素子２０は、第１実装部６２にワイヤ１０１によって接続されている。また、集積回路３０は、第２実装部６４にワイヤ１１１～１１６によって接続されている。この構成では、第１実装部６２と第２実装部６４とが溝９２によって物理的に切断されていても、ワイヤ１０１，１１１～１１６が溝９２を跨ぐことなく、第１実装部６２と第２実装部６４とを互いに電気的に接続することができる。

（５）基板５０の上記第１領域（すなわち発光素子側領域）は、基板５０の主面５２の面積の１／５以下であり、基板５０の上記第２領域（すなわち集積回路側領域）は、基板５０の主面５２の面積の４／５以下である。この構成では、主面５２の面積に占める第２実装部６４の配置面積が、第１実装部６２に比べて大きい。これにより、より大きなチップサイズの集積回路３０を配置することが可能となる。

（６）すべてのワイヤボンディング領域６２Ｂ，６４Ｂ１～６４Ｂ６が、基板５０の一つの辺（図２の例では、長辺となる第１の辺５０Ａ）に沿って配置されている。この配置では、ワイヤボンディング位置が基板５０の一辺にまとめられるため、レイアウトを効率化することができる。さらには、すべてのワイヤ１１１～１１６の延出方向が実質的にほぼ一方向に揃うため、ワイヤボンディング工程を容易にかつ精度よく行うことが可能となる。

（７）第１導電層６０は基板５０の主面５２に配置されており、第２導電層７０は基板５０の裏面５４に配置されており、導電ビア層８０は基板５０を貫通している。この構成では、基板５０を通じて配線が行われるため、光センサ１０の全体の厚みを小さくすることができる。

（８）基板５０は、被覆部材９０の溝９２に対応する位置に溝５６を含む。この構成では、被覆部材９０の溝９２を形成するときに基板５０にも溝５６を形成することで、第１導電層６０を第１実装部６２と第２実装部６４との２つに、より適切に切断することができる。

（９）溝９２の幅は、３０μｍ以上１００μｍ未満である。したがって、溝９２は、微小な幅を有するマイクロスリットとすることができる。
（１０）発光素子２０は垂直共振器型面発光レーザ（ＶＣＳＥＬ）であり、受光素子４０はフォトダイオード（ＰＤ）である。発光ダイオードに比べて高い指向性を有するＶＣＳＥＬを発光素子２０に採用することにより、反射型フォトセンサに適した光センサ１０を実現することができる。

（１１）上記のように、発光素子駆動回路２００の複数のスイッチング素子２１０，２２０（駆動素子）は各々耐圧素子として機能する。これにより、発光素子２０にその最大定格を越える電圧がバッテリＢＴから印加されることが抑制されるため、バッテリＢＴに発光素子２０を直接接続することができる。例えば、定電圧レギュレータ１２の出力電圧を昇圧する昇圧回路を別途設けることにより、発光素子２０に適した電源電圧を供給可能となるが、このような昇圧回路を不要とすることができる。

［変更例］
上記各実施形態は、以下のように変更して実施することができる。また、上記実施形態および以下の各変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。

・発光素子２０はバッテリＢＴに直接接続することに限定されない。例えば、図６に示されるように、定電圧レギュレータ１２の電圧出力端子１２Ｔ２に昇圧回路３００を接続してもよい。昇圧回路３００は、定電圧レギュレータ１２の出力電圧（集積回路３０用のＶＤＤ電圧）を昇圧することにより、発光素子２０に適した（すなわち、発光素子２０の最大定格を越えない）電源電圧を生成する。この場合、発光素子駆動回路２００は、単一のスイッチング素子によって構成されてもよい。

・発光素子２０はＶＣＳＥＬに限定されず、他の半導体レーザ素子であってもよい。あるいは、発光素子２０は発光ダイオードであってもよい。
・受光素子４０はフォトダイオードに限定されず、フォトトランジスタでもよい。

・受光素子４０の数は２つに限定されず、１つまたは３つ以上でもよい。
・基板５０は平面視正方形状であってもよい。
・発光素子駆動回路２００は集積回路３０に含まれていなくてもよく、第１実装部６２上に実装されてもよい。

・第１導電層としては、基板５０の主面５２に設けられた導電層６０に限定されない。また、第２導電層としては、基板５０の裏面５４に設けられた導電層７０に限定されない。また、導電層の数は２層に限定されない。例えば、導電層６０，７０に加えて、または導電層６０，７０に代えて、２層以上の導電層と、隣接する導電層の間に各々設けられた１層以上の層間絶縁層と、各層間絶縁層を貫通するビア導体（導電ビア層）とを含む配線基板を、基板５０上に設けてもよい。この場合、配線基板の最上層の導電層に発光素子２０および集積回路３０（受光素子４０）を実装してもよい。あるいは、受光素子４０が光を受光可能であれば、集積回路３０をその配線基板内に埋め込んでもよい。

本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、例えば、「第１要素が第２要素上に実装される」という表現は、或る実施形態では第１要素が第２要素に接触して第２要素上に直接配置され得るが、他の実施形態では第１要素が第２要素に接触することなく第２要素の上方に配置され得ることが意図される。すなわち、「～上に」という用語は、第１要素と第２要素との間に他の要素が形成される構造を排除しない。

本開示で使用されるＺ軸方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造（例えば、図６に示される構造）は、本明細書で説明されるＺ軸方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ軸方向が鉛直方向であってもよく、またはＹ軸方向が鉛直方向であってもよい。

本開示で使用される「第１～」、「第２～」などの数詞は単に構成部品を明確に区別するために用いたものであり、必ずしも順番どおりの構成部品を備えることが必須とされるものではない。

［付記］
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、各付記に記載された構成要素に対応する実施形態の構成要素の符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各付記に記載された構成要素は、符号で示される構成要素に限定されるべきではない。

（付記Ａ１）
基板（５０）と、
前記基板（５０）に設けられた第１導電層（６０）と、
前記第１導電層（６０）と異なる層位置に設けられた第２導電層（７０）と、
前記第１導電層（６０）と前記第２導電層（７０）との間に設けられた導電ビア層（８０）と、
前記第１導電層（６０）に実装された発光素子（２０）と、
前記第１導電層（６０）に実装され、受光素子（４０）を含む集積回路（３０）と、
前記基板（５０）に設けられ、前記第１導電層（６０）とともに前記発光素子（２０）および前記集積回路（３０）を覆い、前記基板（５０）の平面視において前記発光素子（２０）と前記集積回路（３０）との間に溝（９２）を含む透光性の被覆部材（９０）と、を備え、
前記第１導電層（６０）は、
前記発光素子（２０）が実装される第１実装部（６２）と、
前記集積回路（３０）が実装される第２実装部（６４）と、を含み、
前記発光素子（２０）は、前記第１実装部（６２）、前記導電ビア層（８０）、前記第２導電層（７０）、および前記第２実装部（６４）を介して前記集積回路（３０）に電気的に接続されている、光センサ（１０）。

（付記Ａ２）
前記集積回路（３０）は、前記発光素子（２０）の駆動回路（２００）を含む、付記Ａ１に記載の光センサ（１０）。

（付記Ａ３）
前記発光素子（２０）は、
前記発光素子（２０）の主面に配置された第１電極（２４）と、
前記発光素子（２０）の裏面に配置された第２電極（２６）と、を含み、
前記発光素子（２０）の前記第２電極（２６）は、前記第１実装部（６２）、前記導電ビア層（８０）、前記第２導電層（７０）、および前記第２実装部（６４）を介して前記駆動回路（２００）に電気的に接続されている、付記Ａ２に記載の光センサ（１０）。

（付記Ａ４）
前記駆動回路（２００）は、前記発光素子（２０）の前記第２電極（２６）とグランド端子との間に直列に接続された複数のスイッチング素子（２１０，２２０）を含む、付記Ａ３に記載の光センサ（１０）。

（付記Ａ５）
前記第１実装部（６２）と前記第２実装部（６４）とは前記溝（９２）によって物理的に切断されており、
前記第１実装部（６２）は、前記溝（９２）を境に区画される前記基板（５０）の第１領域内に配置されており、
前記第２実装部（６４）は、前記溝（９２）を境に区画される前記基板（５０）の第２領域内に配置されており、
前記発光素子（２０）は、前記第１実装部（６２）に第１ワイヤ（１０１）によって接続されており、
前記集積回路（３０）は、前記第２実装部（６４）に第２ワイヤ（１１１～１１６）によって接続されている、付記Ａ１～Ａ４のうちのいずれか一つに記載の光センサ（１０）。

（付記Ａ６）
前記第２導電層（７０）は、
第１電源電圧が供給される第１導電パターン（７２２）と、
前記第１電源電圧よりも低い第２電源電圧が供給される第２導電パターン（７２４）と、
を含み、
前記第１電源電圧は、前記第１導電パターン（７２２）から前記基板（５０）の前記第１領域に配置された第１ビア導体（８２２）を介して前記第１実装部（６２）に供給され、
前記第２電源電圧は、前記第２導電パターン（７２４）から前記基板（５０）の前記第２領域に配置された第２ビア導体（８２５）を介して前記第２実装部（６４）に供給される、付記Ａ５に記載の光センサ（１０）。

（付記Ａ７）
前記第１領域は、前記基板（５０）の主面（５２）の面積の１／５以下であり、
前記第２領域は、前記基板（５０）の前記主面（５２）の面積の４／５以上である、付記Ａ５またはＡ６に記載の光センサ（１０）。

（付記Ａ８）
前記発光素子（２０）は、
前記発光素子（２０）の主面に配置された第１電極（２４）と、
前記発光素子（２０）の裏面に配置された第２電極（２６）と、を含み、
前記第１実装部（６２）は、
前記発光素子（２０）の前記第２電極（２６）が実装される素子配置領域（６２Ａ）を含む第１素子側導電パターン（６２１）と、
前記発光素子（２０）の前記第１電極（２４）にワイヤによって接続されるワイヤボンディング領域（６２Ｂ）を含む第２素子側導電パターン（６２２）と、を含み、
前記第２実装部（６４）は、複数の回路配置領域（６４Ａ１～６４Ａ７）と複数のワイヤボンディング領域（６４Ｂ１～６４Ｂ６）とを含む複数の回路側導電パターン（６４１～６４７）を含み、
前記集積回路（３０）は、前記複数の回路配置領域（６４Ａ１～６４Ａ７）を含む矩形状の配置領域に実装されており、
前記複数のワイヤボンディング領域（６４Ｂ１～６４Ｂ６）は、前記集積回路（３０）の複数のパッド（３１～３６）に複数のワイヤ（１１１～１１６）によって接続されており、
前記第２素子側導電パターン（６２２）の前記ワイヤボンディング領域（６２Ｂ）と、前記複数の回路側導電パターン（６４１～６４７）の前記複数のワイヤボンディング領域（６４Ｂ１～６４Ｂ６）は、前記基板（５０）の一辺（５０Ａ）に沿って配置されている、付記Ａ１またはＡ２に記載の光センサ（１０）。

（付記Ａ９）
前記基板（５０）は平面視矩形状であり、
前記基板（５０）の一辺（５０Ａ）は前記基板（５０）の長辺である、付記Ａ８に記載の光センサ（１０）。

（付記Ａ１０）
前記第１導電層（６０）は前記基板（５０）の主面（５２）に配置されており、
前記第２導電層（７０）は前記基板（５０）の裏面（５４）に配置されており、
前記導電ビア層（８０）は前記基板（５０）を貫通している、付記Ａ１～Ａ９のうちのいずれか一つに記載の光センサ（１０）。

（付記Ａ１１）
前記被覆部材（９０）は、
前記発光素子（２０）を覆う第１被覆部（９０Ａ）と、
前記集積回路（３０）を覆う第２被覆部（９０Ｂ）と、を含み、
前記第１被覆部（９０Ａ）と前記第２被覆部（９０Ｂ）は互いに離間して、前記基板（５０）を露出させるスリットを前記溝（９２）として画定する、付記Ａ１～Ａ１０のうちのいずれか一つに記載の光センサ（１０）。

（付記Ａ１２）
前記基板（５０）は、前記被覆部材（９０）の前記スリット（９２）に対応する位置に凹溝（５６）を含む、付記Ａ１１に記載の光センサ（１０）。

（付記Ａ１３）
前記被覆部材（９０）の前記溝（９２）の幅が、３０μｍ以上１００μｍ未満である、付記Ａ１～Ａ１２のうちのいずれか一つに記載の光センサ（１０）。

（付記Ａ１４）
前記発光素子（２０）は垂直共振器型面発光レーザであり、
前記受光素子（４０）はフォトダイオードである、付記Ａ１～Ａ１３のうちのいずれか一つに記載の光センサ（１０）。

（付記Ｂ１）
基板（５０）と、
前記基板（５０）上に設けられ、電源（ＢＴ）から供給される第１電源電圧で動作する発光素子（２０）と、
前記基板（５０）上に設けられ、前記第１電源電圧よりも低い第２電源電圧で動作する集積回路（３０）であって、受光素子（４０）を含む前記集積回路（３０）と、
を備えた光センサ（１０）。

（付記Ｃ１）
光センサ（１０）と、
定電圧レギュレータ（１２）と、を備え、
前記定電圧レギュレータ（１２）は、
電源（ＢＴ）から供給される第１電源電圧を受け取る電圧入力端子（１２Ｔ１）と、
前記第１電源電圧よりも低い第２電源電圧を出力する電圧出力端子（１２Ｔ２）と、
を含み、
前記光センサ（１０）は、
前記電源（ＢＴ）および前記定電圧レギュレータ（１２）の前記電圧入力端子（１２Ｔ１）に接続された第１電源端子（１０Ｔ１）と、
前記第１電源端子（１０Ｔ１）に供給された前記第１電源電圧で動作する発光素子（２０）と、
前記定電圧レギュレータ（１２）の前記電圧出力端子（１２Ｔ２）に接続された第２電源端子（１０Ｔ２）と、
前記第２電源端子（１０Ｔ２）に供給された前記第２電源電圧で動作する集積回路（３０）であって、受光素子（４０）を含む前記集積回路（３０）と、
を含む、光センサシステム（１０Ｓ）。

以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。

１０…光センサ
１０Ｓ…光センサシステム
１２…定電圧レギュレータ
２０…発光素子
２４…第１電極
２６…第２電極
３０…集積回路
３１～３６…パッド
４０…受光素子
５０…基板
５２…主面
５４…裏面
５６…溝（凹溝）
６０…第１導電層
６２…第１実装部
６２１…第１素子側導電パターン
６２２…第２素子側導電パターン
６２Ａ…素子配置領域
６２Ｂ…ワイヤボンディング領域
６４…第２実装部
６４１～６４７…回路側導電パターン
６４Ａ１～６４Ａ７…回路配置領域
６４Ｂ１～６４Ｂ６…ワイヤボンディング領域
７０…第２導電層
７２１～７２７…導電パターン
８０…導電ビア層
８２…ビア導体
８２１～８２９…ビア導体
９０…被覆部材
９０Ａ…第１被覆部
９０Ｂ…第２被覆部
９２…溝
１０１，１１１～１１６…ワイヤ
２００…発光素子駆動回路
２１０，２２０…スイッチング素子

Claims

基板と、
前記基板の主面に設けられた第１導電層と、
前記基板の裏面に設けられた第２導電層と、
前記第１導電層と前記第２導電層との間に設けられた導電ビア層と、
前記第１導電層に実装された発光素子と、
前記第１導電層に実装され、受光素子と前記発光素子の駆動回路とを含む集積回路と、
前記基板に設けられ、前記第１導電層とともに前記発光素子および前記集積回路を覆い、前記基板の平面視において前記発光素子と前記集積回路との間に溝を含む透光性の被覆部材と、を備え、
前記第１導電層は、
前記発光素子が実装される第１実装部と、
前記集積回路が実装される第２実装部と、を含み、
前記発光素子は、前記発光素子の主面に配置された第１電極と、前記発光素子の裏面に配置された第２電極とを含み、前記第２電極は、前記第１実装部、前記導電ビア層、前記第２導電層、および前記第２実装部を介して前記駆動回路に電気的に接続されており、
前記駆動回路は、前記発光素子の前記第２電極とグランド端子との間に直列に接続された複数のスイッチング素子を含むことで前記発光素子を外部のバッテリに直接接続可能とするように構成されている、光センサ。
前記第１実装部と前記第２実装部とは、前記溝によって物理的に切断されており、
前記第１実装部は、前記溝を境に区画される前記基板の第１領域内に配置されており、
前記第２実装部は、前記溝を境に区画される前記基板の第２領域内に配置されており、
前記発光素子は、前記第１実装部に第１ワイヤによって接続されており、
前記集積回路は、前記第２実装部に第２ワイヤによって接続されている、請求項１に記載の光センサ。
前記第２導電層は、
第１電源電圧が供給される第１導電パターンと、
前記第１電源電圧よりも低い第２電源電圧が供給される第２導電パターンと、
を含み、
前記第１電源電圧は、前記第１導電パターンから前記基板の前記第１領域に配置された第１ビア導体を介して前記第１実装部に供給され、
前記第２電源電圧は、前記第２導電パターンから前記基板の前記第２領域に配置された第２ビア導体を介して前記第２実装部に供給される、請求項２に記載の光センサ。
前記第１領域は、前記基板の主面の面積の１／５以下であり、
前記第２領域は、前記基板の前記主面の面積の４／５以上である、請求項２または３に記載の光センサ。
前記第１実装部は、
前記発光素子の前記第２電極が実装される素子配置領域を含む第１素子側導電パターンと、
前記発光素子の前記第１電極にワイヤによって接続されるワイヤボンディング領域を含む第２素子側導電パターンと、を含み、
前記第２実装部は、複数の回路配置領域と複数のワイヤボンディング領域とを含む複数の回路側導電パターンを含み、
前記集積回路は、前記複数の回路配置領域を含む矩形状の配置領域に実装されており、
前記複数のワイヤボンディング領域は、前記集積回路の複数のパッドに複数のワイヤによって接続されており、
前記第２素子側導電パターンの前記ワイヤボンディング領域と、前記複数の回路側導電パターンの前記複数のワイヤボンディング領域は、前記基板の一辺に沿って配置されている、請求項１に記載の光センサ。
前記基板は平面視矩形状であり、
前記基板の一辺は前記基板の長辺である、請求項５に記載の光センサ。
前記導電ビア層は前記基板を貫通している、請求項１～６のうちのいずれか一項に記載の光センサ。
前記被覆部材は、
前記発光素子を覆う第１被覆部と、
前記集積回路を覆う第２被覆部と、を含み、
前記第１被覆部と前記第２被覆部は互いに離間して、前記基板を露出させるスリットを前記溝として画定する、請求項１～７のうちのいずれか一項に記載の光センサ。
前記基板は、前記被覆部材の前記スリットに対応する位置に凹溝を含む、請求項８に記載の光センサ。
前記被覆部材の前記溝の幅が、３０μｍ以上１００μｍ未満である、請求項１～９のうちのいずれか一項に記載の光センサ。
前記発光素子は垂直共振器型面発光レーザであり、
前記受光素子はフォトダイオードである、請求項１～１０のうちのいずれか一項に記載の光センサ。