JP7846546B2 - イメージセンサ - Google Patents
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Description
本発明は、イメージセンサに関し、特に、フォトダイオード（ｐｈｏｔｏｄｉｏｄｅ）を含むイメージセンサに関する。
イメージセンサは、光学イメージ信号を電気信号に変換させる装置である。
イメージセンサは、複数のピクセルを有し、それぞれのピクセルは、入射される光を受光し、電気信号に変換し、フォトダイオード領域と、フォトダイオード領域で生成された電荷を利用し、ピクセル信号を出力するピクセル回路と、を含む。
イメージセンサは、複数のピクセルを有し、それぞれのピクセルは、入射される光を受光し、電気信号に変換し、フォトダイオード領域と、フォトダイオード領域で生成された電荷を利用し、ピクセル信号を出力するピクセル回路と、を含む。
しかしながら、イメージセンサの集積度の上昇につれ、それぞれのピクセルの大きさが小さくなり、ピクセル回路のそれぞれの構成要素の大きさも小さくなるので、ピクセル回路を介する漏れ電流が発生し、イメージセンサの品質が低下してしまうという問題がある。
本発明は上記従来のイメージセンサにおける問題点に鑑みてなされたものであって、本発明の目的は、ピクセル回路のリードノイズが低減され、向上したイメージ品質を有するイメージセンサを提供することにある。
上記目的を達成するためになされた本発明によるイメージセンサは、互いに対向する第１面と第２面とを含む半導体基板と、前記半導体基板の前記第１面上に配置される半導体パターンと、前記半導体基板の前記第１面から、前記半導体基板内部に延長される伝送ゲートトレンチ内に配置される埋め込み伝送ゲート電極と、前記半導体パターンの側壁を少なくとも部分的に取り囲み、リング状の水平断面を有する第１ゲート電極と、を有し、前記半導体パターン下部の前記半導体基板内部に配置される第１ソース／ドレイン領域と、前記半導体パターンの上側に配置される第２ソース／ドレイン領域と、をさらに有することを特徴とする。
また、上記目的を達成するためになされた本発明によるイメージセンサは、互いに対向する第１面と第２面とを含む半導体基板と、前記半導体基板の前記第１面から前記半導体基板内部に延長される伝送ゲートトレンチ内に配置される埋め込み伝送ゲート電極と、前記半導体基板の前記第１面上に配置される半導体パターンと、前記半導体パターンの側壁上に配置され第１ゲート電極と、を有し、前記第１ゲート電極は、前記第１面に垂直な第１方向に延長されるメイン電極部と、前記メイン電極部に接続され、前記半導体基板の前記第１面上に延長される延長部と、を含み、前記半導体パターン下部の前記半導体基板内部に配置される第１ソース／ドレイン領域と、前記半導体パターンの上側に配置される第２ソース／ドレイン領域と、をさらに有することを特徴とする。
また、上記目的を達成するためになされた本発明によるイメージセンサは、互いに対向する第１面と第２面とを含む半導体基板と、前記半導体基板の前記第１面上に配置される半導体パターンと、前記半導体基板の前記第１面上に提供され、活性領域を定義する素子分離膜と、前記半導体基板の前記第１面に平行な第２方向に、前記半導体パターンから離隔して配置され、前記半導体基板内部に延長される伝送ゲートトレンチ内に配置される埋め込み伝送ゲート電極と、前記半導体パターンの側壁を、少なくとも部分的に取り囲む第１ゲート絶縁層と、前記第１ゲート絶縁層上において、前記半導体パターンの前記側壁を少なくとも部分的に取り囲み、リング状の水平断面を有するメイン電極部を含む第１ゲート電極と、前記半導体パターン下部の前記半導体基板内部に配置される第１ソース／ドレイン領域と、前記半導体パターンの上側に配置される第２ソース／ドレイン領域と、を有することを特徴とする。
本発明に係るイメージセンサによれば、半導体パターンが垂直方向に延長され、第１ゲート電極が半導体パターンの側壁を、少なくとも部分的に取り囲むゲート・オール・アラウンド構造を有することにより、ピクセル回路の漏れ電流を低減し、リードノイズ発生を防止するという効果がある。
次に、本発明に係るイメージセンサを実施するための形態の具体例を図面を参照しながら説明する。
図１は、本発明の実施形態によるイメージセンサ１００の概略構成を示すレイアウト図であり、図２は、図１のＩＩ部分の拡大レイアウトであり、図３は、図２のＡ１－Ａ１’線及びＡ２－Ａ２’線に沿って切断した断面図であり、図４は、図３のＣＸ２部分の拡大図であり、図５Ａ及び図５Ｂは、本発明の実施形態による第１ゲート電極１５０の概略レイアウト図である。
図１及び図２には、便宜上、イメージセンサ１００の一部構成だけを図に示す。
図１及び図２には、便宜上、イメージセンサ１００の一部構成だけを図に示す。
図１～図５Ｂを参照すると、イメージセンサ１００は、半導体基板１１０に形成されるアクティブピクセル領域ＡＰＲ、周辺回路領域ＰＣＲ、及びパッド領域ＰＤＲを含む。
アクティブピクセル領域ＡＰＲは、半導体基板１１０の中央部に配置され、アクティブピクセル領域ＡＰＲの両側上には、周辺回路領域ＰＣＲが配置される。
半導体基板１１０のエッジ部には、パッド領域ＰＤＲが配置される。
アクティブピクセル領域ＡＰＲは、複数のピクセルＰＸを含み、複数のピクセルＰＸ内に、それぞれ複数の光電変換領域１２０が配置される。
アクティブピクセル領域ＡＰＲにおいて、複数のピクセルＰＸが、半導体基板１１０の上面に平行な第１方向（Ｘ）と、第１方向に垂直であり、半導体基板１１０の上面に平行な第２方向（Ｙ）に沿って、列と行と、をなし、マトリックス状に配列される。
アクティブピクセル領域ＡＰＲは、半導体基板１１０の中央部に配置され、アクティブピクセル領域ＡＰＲの両側上には、周辺回路領域ＰＣＲが配置される。
半導体基板１１０のエッジ部には、パッド領域ＰＤＲが配置される。
アクティブピクセル領域ＡＰＲは、複数のピクセルＰＸを含み、複数のピクセルＰＸ内に、それぞれ複数の光電変換領域１２０が配置される。
アクティブピクセル領域ＡＰＲにおいて、複数のピクセルＰＸが、半導体基板１１０の上面に平行な第１方向（Ｘ）と、第１方向に垂直であり、半導体基板１１０の上面に平行な第２方向（Ｙ）に沿って、列と行と、をなし、マトリックス状に配列される。
周辺回路領域ＰＣＲは、平面的にアクティブピクセル領域ＡＰＲの両側上に配置されるように例示的に図に示しているが、それに限定されるものではなく、アクティブピクセル領域ＡＰＲの全体を、少なくとも部分的に取り囲むようにも配置され得る。
又は、図１９に示すように、周辺回路領域ＰＣＲは、他の基板に形成され、アクティブピクセル領域ＡＰＲが形成された基板にスタック形態に接続され得る。
パッド領域ＰＤＲには、導電パッドＰＡＤが配置される。
導電パッドＰＡＤは、半導体基板１１０のエッジ部上に配置される。
又は、図１９に示すように、周辺回路領域ＰＣＲは、他の基板に形成され、アクティブピクセル領域ＡＰＲが形成された基板にスタック形態に接続され得る。
パッド領域ＰＤＲには、導電パッドＰＡＤが配置される。
導電パッドＰＡＤは、半導体基板１１０のエッジ部上に配置される。
半導体基板１１０は、互いに対向する、第１面１１０Ｆ１及び第２面１１０Ｆ２を含む。
ここにおいては、便宜上、上部にカラーフィルタ１８６が配置される半導体基板１１０の表面を、第２面１１０Ｆ２と称し、第２面１１０Ｆ２と対向する面を、第１面１１０Ｆ１と称している。
しかしながら、本発明の技術的思想は、それに限定されるものではない。
ここにおいては、便宜上、上部にカラーフィルタ１８６が配置される半導体基板１１０の表面を、第２面１１０Ｆ２と称し、第２面１１０Ｆ２と対向する面を、第１面１１０Ｆ１と称している。
しかしながら、本発明の技術的思想は、それに限定されるものではない。
本発明の実施形態において、半導体基板１１０は、ｐ型半導体基板を含む。
例えば、半導体基板１１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰの内のいずれか一つを含み得る。
例えば、半導体基板１１０は、ｐ型シリコン基板によってなる。
一実施形態において、半導体基板１１０は、ｐ型バルク基板と、その上に成長されたｐ型又はｎ型のエピタキシャル層と、を含む。
他の実施形態において、半導体基板１１０は、ｎ型バルク基板と、その上に成長されたｐ型又はｎ型のエピタキシャル層と、を含み得る。
又は、半導体基板１１０は、有機プラスチック基板によってもなる。
半導体基板１１０の第１面１１０Ｆ１に隣接した半導体基板１１０の内部には、ウェル領域１１４が配置される。
ウェル領域１１４は、ｐ型不純物がドーピングされた領域である。
例えば、半導体基板１１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰの内のいずれか一つを含み得る。
例えば、半導体基板１１０は、ｐ型シリコン基板によってなる。
一実施形態において、半導体基板１１０は、ｐ型バルク基板と、その上に成長されたｐ型又はｎ型のエピタキシャル層と、を含む。
他の実施形態において、半導体基板１１０は、ｎ型バルク基板と、その上に成長されたｐ型又はｎ型のエピタキシャル層と、を含み得る。
又は、半導体基板１１０は、有機プラスチック基板によってもなる。
半導体基板１１０の第１面１１０Ｆ１に隣接した半導体基板１１０の内部には、ウェル領域１１４が配置される。
ウェル領域１１４は、ｐ型不純物がドーピングされた領域である。
アクティブピクセル領域ＡＰＲにおいて、半導体基板１１０内に、複数のピクセルＰＸがマトリックス状に配列される。
複数のピクセルＰＸ内には、それぞれ複数の光電変換領域１２０が配置される。
複数の光電変換領域１２０は、半導体基板１１０の第２面１１０Ｆ２から入射した光が電気的信号に変換される領域である。
アクティブピクセル領域ＡＰＲにおいて、半導体基板１１０内に、ピクセル素子分離膜１３０が配置され、ピクセル素子分離膜１３０により、複数のピクセルＰＸが定義される。
複数のピクセルＰＸ内には、それぞれ複数の光電変換領域１２０が配置される。
複数の光電変換領域１２０は、半導体基板１１０の第２面１１０Ｆ２から入射した光が電気的信号に変換される領域である。
アクティブピクセル領域ＡＰＲにおいて、半導体基板１１０内に、ピクセル素子分離膜１３０が配置され、ピクセル素子分離膜１３０により、複数のピクセルＰＸが定義される。
ピクセル素子分離膜１３０は、複数の光電変換領域１２０の内の一つと、それに隣接した光電変換領域１２０との間に配置される。
１つの光電変換領域１２０と、それと隣接する他の１つの光電変換領域１２０は、ピクセル素子分離膜１３０により、物理的及び電気的に分離される。
ピクセル素子分離膜１３０は、マトリックス状に配列された複数の光電変換領域１２０それぞれの間に配置され、平面図において、グリッド形状又はメッシュ形状を有する。
ピクセル素子分離膜１３０は、半導体基板１１０の第１面１１０Ｆ１から第２面１１０Ｆ２まで、半導体基板１１０を貫通するピクセルトレンチ１３０Ｔ内部にも形成される。
１つの光電変換領域１２０と、それと隣接する他の１つの光電変換領域１２０は、ピクセル素子分離膜１３０により、物理的及び電気的に分離される。
ピクセル素子分離膜１３０は、マトリックス状に配列された複数の光電変換領域１２０それぞれの間に配置され、平面図において、グリッド形状又はメッシュ形状を有する。
ピクセル素子分離膜１３０は、半導体基板１１０の第１面１１０Ｆ１から第２面１１０Ｆ２まで、半導体基板１１０を貫通するピクセルトレンチ１３０Ｔ内部にも形成される。
ピクセル素子分離膜１３０は、ピクセルトレンチ１３０Ｔ側壁上にコンフォーマルに形成される絶縁層１３２と、絶縁層１３２上において、ピクセルトレンチ１３０Ｔ内部を充填する導電層１３４と、上部絶縁層１３６と、を含む。
上部絶縁層１３６は、半導体基板１１０の第１面１１０Ｆ１に隣接したピクセルトレンチ１３０Ｔの一部分内に、上部絶縁層１３６が配置される。
一実施形態において、上部絶縁層１３６は、ピクセルトレンチ１３０Ｔの入口に配置される絶縁層１３２及び導電層１３４の一部分をエッチバックして残った空間を、絶縁物質で充填することによっても形成される。
上部絶縁層１３６は、半導体基板１１０の第１面１１０Ｆ１に隣接したピクセルトレンチ１３０Ｔの一部分内に、上部絶縁層１３６が配置される。
一実施形態において、上部絶縁層１３６は、ピクセルトレンチ１３０Ｔの入口に配置される絶縁層１３２及び導電層１３４の一部分をエッチバックして残った空間を、絶縁物質で充填することによっても形成される。
一実施形態において、絶縁層１３２は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物のような金属酸化物を含む。
そのような場合、絶縁層１３２は、負の固定電荷層（ｎｅｇａｔｉｖｅ ｆｉｘｅｄ ｃｈａｒｇｅ ｌａｙｅｒ）として作用するが、本発明の技術的思想は、それに限定されるものではない。
他の実施形態において、絶縁層１３２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物のような絶縁物質を含み得る。
導電層１３４は、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の内の少なくとも一つを含み得る。
そのような場合、絶縁層１３２は、負の固定電荷層（ｎｅｇａｔｉｖｅ ｆｉｘｅｄ ｃｈａｒｇｅ ｌａｙｅｒ）として作用するが、本発明の技術的思想は、それに限定されるものではない。
他の実施形態において、絶縁層１３２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物のような絶縁物質を含み得る。
導電層１３４は、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の内の少なくとも一つを含み得る。
図３においては、ピクセル素子分離膜１３０が、半導体基板１１０の第１面１１０Ｆ１から第２面１１０Ｆ２まで、半導体基板１１０を貫通して延長されるように例示的に示しているが、他の実施形態において、図３に示したところと異なり、ピクセル素子分離膜１３０は、半導体基板１１０の第２面１１０Ｆ２から半導体基板１１０の内部に向けて延長され、半導体基板１１０の第１面１１０Ｆ１に露出されないこともあり得る。
そのような場合、半導体基板１１０の第１面１１０Ｆ１と隣接したピクセル素子分離膜１３０の一端と、第１面１１０Ｆ１との間には、バリアドーピング領域（図示せず）が形成され、バリアドーピング領域は、ｐ型不純物が高濃度にドーピングされた領域である。
そのような場合、半導体基板１１０の第１面１１０Ｆ１と隣接したピクセル素子分離膜１３０の一端と、第１面１１０Ｆ１との間には、バリアドーピング領域（図示せず）が形成され、バリアドーピング領域は、ｐ型不純物が高濃度にドーピングされた領域である。
図３に例示的に示しているように、半導体基板１１０の第１面１１０Ｆ１上には、活性領域（図示せず）を定義する素子分離膜１１２が形成される。
素子分離膜１１２は、半導体基板１１０の第１面１１０Ｆ１に、所定の深さで形成された素子分離トレンチ（図示せず）内に配置され、絶縁物質を含む。
素子分離膜１１２は、ピクセル素子分離膜１３０の上部側壁（例えば、上部絶縁層１３６の側壁）を、少なくとも部分的に取り囲むように配置される。
素子分離膜１１２は、半導体基板１１０の第１面１１０Ｆ１に、所定の深さで形成された素子分離トレンチ（図示せず）内に配置され、絶縁物質を含む。
素子分離膜１１２は、ピクセル素子分離膜１３０の上部側壁（例えば、上部絶縁層１３６の側壁）を、少なくとも部分的に取り囲むように配置される。
活性領域上には、ピクセル回路（図示せず）を構成するトランジスタが配置される。
活性領域は、その上部に、伝送ゲートＴＧ、ソースフォロワゲートＳＦ、選択ゲートＳＥＬ、リセットゲートＲＧが配置される半導体基板１１０の一部分でもある。
例えば、活性領域は、グラウンド領域ＧＮＤ、フローティング拡散（ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ）領域ＦＤ、及び第１ソース／ドレイン領域ＳＤ１を含む。
グラウンド領域ＧＮＤ、フローティング拡散領域ＦＤ、及び第１ソース／ドレイン領域ＳＤ１は、素子分離膜１１２により、互いに離隔されて配置される。
活性領域は、その上部に、伝送ゲートＴＧ、ソースフォロワゲートＳＦ、選択ゲートＳＥＬ、リセットゲートＲＧが配置される半導体基板１１０の一部分でもある。
例えば、活性領域は、グラウンド領域ＧＮＤ、フローティング拡散（ｆｌｏａｔｉｎｇ ｄｉｆｆｕｓｉｏｎ）領域ＦＤ、及び第１ソース／ドレイン領域ＳＤ１を含む。
グラウンド領域ＧＮＤ、フローティング拡散領域ＦＤ、及び第１ソース／ドレイン領域ＳＤ１は、素子分離膜１１２により、互いに離隔されて配置される。
一実施形態において、図２に示しているように、第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）、及び第４ピクセル（ＰＸ－４）がマトリックス状に配置され、第２方向（Ｙ）に並んで配置される第１ピクセル（ＰＸ－１）と第３ピクセル（ＰＸ－３）は、互いに鏡対称形状を有し、第１方向（Ｘ）に並んで配置される第１ピクセル（ＰＸ－１）と第２ピクセル（ＰＸ－２）は、互いに鏡対称形状を有する。
一実施形態において、第１ピクセル（ＰＸ－１）及び第２ピクセル（ＰＸ－２）は、伝送ゲートＴＧ及びソースフォロワゲートＳＦを含み、第３ピクセル（ＰＸ－３）は、伝送ゲートＴＧ及びリセットゲートＲＧを含み、第４ピクセル（ＰＸ－４）は、伝送ゲートＴＧ及び選択ゲートＳＥＬを含む。
しかしながら、図２に示したところは、一実施形態によるトランジスタのレイアウトであって、トランジスタのレイアウト又は活性領域ＡＣＴの形状は、それに限定されるものではない。
一実施形態において、第１ピクセル（ＰＸ－１）及び第２ピクセル（ＰＸ－２）は、伝送ゲートＴＧ及びソースフォロワゲートＳＦを含み、第３ピクセル（ＰＸ－３）は、伝送ゲートＴＧ及びリセットゲートＲＧを含み、第４ピクセル（ＰＸ－４）は、伝送ゲートＴＧ及び選択ゲートＳＥＬを含む。
しかしながら、図２に示したところは、一実施形態によるトランジスタのレイアウトであって、トランジスタのレイアウト又は活性領域ＡＣＴの形状は、それに限定されるものではない。
一実施形態において、伝送ゲートＴＧは、伝送トランジスタＴＸ（図６）を構成し、伝送トランジスタＴＸは、光電変換領域１２０で生成された電荷を、フローティング拡散領域ＦＤに伝送するように構成される。
リセットゲートＲＧは、リセットトランジスタＲＸ（図６）を構成し、リセットトランジスタＲＸは、フローティング拡散領域ＦＤに保存されている電荷を周期的にリセットするように構成される。
ソースフォロワゲートＳＦは、ドライブトランジスタＤＸ（図６）を構成し、ドライブトランジスタＤＸは、ソースフォロワバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割を行い、フローティング拡散領域に充電された電荷による信号をバッファリングするように構成される。
選択ゲートＳＥＬは、選択トランジスタＳＸ（図６）を構成し、選択トランジスタＳＸは、ピクセルＰＸを選択するためのスイッチング及びアドレッシングの役割を行う。
リセットゲートＲＧは、リセットトランジスタＲＸ（図６）を構成し、リセットトランジスタＲＸは、フローティング拡散領域ＦＤに保存されている電荷を周期的にリセットするように構成される。
ソースフォロワゲートＳＦは、ドライブトランジスタＤＸ（図６）を構成し、ドライブトランジスタＤＸは、ソースフォロワバッファ増幅器（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割を行い、フローティング拡散領域に充電された電荷による信号をバッファリングするように構成される。
選択ゲートＳＥＬは、選択トランジスタＳＸ（図６）を構成し、選択トランジスタＳＸは、ピクセルＰＸを選択するためのスイッチング及びアドレッシングの役割を行う。
図３に例示的に示しているように、伝送ゲートＴＧは、埋め込み伝送ゲート電極１４０と称され、埋め込み伝送ゲート電極１４０は、半導体基板１１０の第１面１１０Ｆ１から半導体基板１１０内部に延長される伝送ゲートトレンチ１４０Ｔ内部に配置される。
伝送ゲートトレンチ１４０Ｔ内壁上には、伝送ゲート絶縁層１４２がコンフォーマルに配置され、埋め込み伝送ゲート電極１４０は、伝送ゲート絶縁層１４２上において、伝送ゲートトレンチ１４０Ｔ内部を充填する。
例えば、埋め込み伝送ゲート電極１４０の上面は、半導体基板１１０の第１面１１０Ｆ１より高い位置に配置され、埋め込み伝送ゲート電極１４０の側壁上には、伝送ゲートスペーサ１４４が配置される。
伝送ゲートトレンチ１４０Ｔ内壁上には、伝送ゲート絶縁層１４２がコンフォーマルに配置され、埋め込み伝送ゲート電極１４０は、伝送ゲート絶縁層１４２上において、伝送ゲートトレンチ１４０Ｔ内部を充填する。
例えば、埋め込み伝送ゲート電極１４０の上面は、半導体基板１１０の第１面１１０Ｆ１より高い位置に配置され、埋め込み伝送ゲート電極１４０の側壁上には、伝送ゲートスペーサ１４４が配置される。
一実施形態において、埋め込み伝送ゲート電極１４０は、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の内の少なくとも一つを含み得る。
伝送ゲート絶縁層１４２は、シリコン酸化物又は金属酸化物を含み得、伝送ゲートスペーサ１４４は、シリコン窒化物、シリコン酸窒化物、又はシリコン酸化物を含み得る。
リセットゲートＲＧ、ソースフォロワゲートＳＦ、及び選択ゲートＳＥＬは、第１ゲート電極１５０と称され、第１ゲート電極１５０は、半導体基板１１０の第１面１１０Ｆ１上に配置される半導体パターンＡＰの側壁ＡＰＳを取り囲むように配置される。
伝送ゲート絶縁層１４２は、シリコン酸化物又は金属酸化物を含み得、伝送ゲートスペーサ１４４は、シリコン窒化物、シリコン酸窒化物、又はシリコン酸化物を含み得る。
リセットゲートＲＧ、ソースフォロワゲートＳＦ、及び選択ゲートＳＥＬは、第１ゲート電極１５０と称され、第１ゲート電極１５０は、半導体基板１１０の第１面１１０Ｆ１上に配置される半導体パターンＡＰの側壁ＡＰＳを取り囲むように配置される。
半導体パターンＡＰと、それを取り囲む第１ゲート電極１５０は、ゲート・オール・アラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）タイプのトランジスタを構成する。
半導体パターンＡＰは、半導体基板１１０の第１面１１０Ｆ１から垂直方向（Ｚ）に沿って延長される。
例えば、半導体パターンＡＰは、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰの内のいずれか一つを含み得る。
一実施形態において、半導体パターンＡＰは、半導体基板１１０の第１面１１０Ｆ１をシード層にしてエピタキシャル成長された物質層を含む。
他の実施形態において、半導体パターンＡＰは、半導体基板１１０の一部分であり、半導体基板１１０の第１面１１０Ｆ１上にマスクパターン（図示せず）を形成した後、半導体基板１１０を、所定の厚さほどエッチングすることによって形成され、半導体基板１１０の第１面から垂直方向（Ｚ）に突出するように残留する半導体基板１１０の一部分であり得る。
半導体パターンＡＰは、半導体基板１１０の第１面１１０Ｆ１から垂直方向（Ｚ）に沿って延長される。
例えば、半導体パターンＡＰは、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ、及びＩｎＰの内のいずれか一つを含み得る。
一実施形態において、半導体パターンＡＰは、半導体基板１１０の第１面１１０Ｆ１をシード層にしてエピタキシャル成長された物質層を含む。
他の実施形態において、半導体パターンＡＰは、半導体基板１１０の一部分であり、半導体基板１１０の第１面１１０Ｆ１上にマスクパターン（図示せず）を形成した後、半導体基板１１０を、所定の厚さほどエッチングすることによって形成され、半導体基板１１０の第１面から垂直方向（Ｚ）に突出するように残留する半導体基板１１０の一部分であり得る。
例えば、半導体基板１１０の第２面１１０Ｆ２が第１垂直レベルＬＶ１に配置され、半導体基板１１０の第１面１１０Ｆ１が第２垂直レベルＬＶ２に配置される。
第１垂直レベルＬＶ１を基準にするとき、半導体パターンＡＰの上面は、第２垂直レベルＬＶ２よりさらに高い第３垂直レベルＬＶ３に配置される。
例えば、半導体パターンＡＰの上面から半導体基板１１０の第２面１１０Ｆ２までの距離が、半導体基板１１０の第１面１１０Ｆ１から半導体基板１１０の第２面１１０Ｆ２までの距離（すなわち、半導体基板１１０の高さ）よりさらに大きくなる。
第１垂直レベルＬＶ１を基準にするとき、半導体パターンＡＰの上面は、第２垂直レベルＬＶ２よりさらに高い第３垂直レベルＬＶ３に配置される。
例えば、半導体パターンＡＰの上面から半導体基板１１０の第２面１１０Ｆ２までの距離が、半導体基板１１０の第１面１１０Ｆ１から半導体基板１１０の第２面１１０Ｆ２までの距離（すなわち、半導体基板１１０の高さ）よりさらに大きくなる。
図４に示しているように、半導体パターンＡＰは、垂直方向（Ｚ）に沿って、第１高さｈ１１を有し、第１高さｈ１１は、約１０～５００ｎｍの範囲であるが、それに限定されるものではない。
図４において、半導体パターンＡＰは、半導体基板１１０の第１面１１０Ｆ１に垂直な側壁ＡＰＳを有し、第１高さｈ１１にわたり、第１方向（Ｘ）に沿う幅が、実質的に同一であるように例示的に示している。
しかしながら、半導体パターンＡＰの形成工程により、半導体パターンＡＰの側壁傾きが異なり得る。
図４において、半導体パターンＡＰは、半導体基板１１０の第１面１１０Ｆ１に垂直な側壁ＡＰＳを有し、第１高さｈ１１にわたり、第１方向（Ｘ）に沿う幅が、実質的に同一であるように例示的に示している。
しかしながら、半導体パターンＡＰの形成工程により、半導体パターンＡＰの側壁傾きが異なり得る。
例えば、半導体基板１１０の第１面１１０Ｆ１上に、開口部（図示せず）を有するモールド層（図示せず）を形成し、モールド層内に、エピタキシャル工程により、半導体パターンＡＰを形成することができ、そのような場合、半導体パターンＡＰの上面幅が、半導体パターンＡＰの底面幅よりさらに広くなる。
それとは反対に、半導体パターンＡＰの第１面１１０Ｆ１から所定の厚さをエッチングし、半導体パターンＡＰを形成する場合、半導体パターンＡＰの上面幅が、半導体パターンＡＰの底面幅よりさらに狭くなる。
それとは反対に、半導体パターンＡＰの第１面１１０Ｆ１から所定の厚さをエッチングし、半導体パターンＡＰを形成する場合、半導体パターンＡＰの上面幅が、半導体パターンＡＰの底面幅よりさらに狭くなる。
図２において、半導体パターンＡＰは、実質的に円形である水平断面を有するように示している。
しかしながら、他の実施形態において、図５Ａに示すように、半導体パターンＡＰは、楕円形の水平断面を有することもでき、例えば、第１方向（Ｘ）に沿う幅が、第２方向（Ｙ）に沿う幅よりさらに広くなる（又は、それとは反対に、第１方向（Ｘ）に沿う幅が、第２方向（Ｙ）に沿う幅よりさらに狭くなる）。
他の実施形態において、図５Ｂに示すように、半導体パターンＡＰは、長方形の水平断面を有することもできるが、半導体パターンＡＰの水平断面形状は、それらに限定されるものではない。
しかしながら、他の実施形態において、図５Ａに示すように、半導体パターンＡＰは、楕円形の水平断面を有することもでき、例えば、第１方向（Ｘ）に沿う幅が、第２方向（Ｙ）に沿う幅よりさらに広くなる（又は、それとは反対に、第１方向（Ｘ）に沿う幅が、第２方向（Ｙ）に沿う幅よりさらに狭くなる）。
他の実施形態において、図５Ｂに示すように、半導体パターンＡＰは、長方形の水平断面を有することもできるが、半導体パターンＡＰの水平断面形状は、それらに限定されるものではない。
第１ゲート電極１５０は、半導体基板１１０の第１面１１０Ｆ１上において、半導体パターンＡＰの側壁ＡＰＳを、少なくとも部分的に取り囲む。
例えば、第１ゲート電極１５０は、半導体パターンＡＰの側壁ＡＰＳを、少なくとも部分的に取り囲むメイン電極部ＭＰと、メイン電極部ＭＰから水平方向に延長され、半導体基板１１０の第１面１１０Ｆ１上に配置される延長部ＥＸＰと、を含む。
例えば、メイン電極部ＭＰは、半導体パターンＡＰの側壁ＡＰＳ上において、半導体パターンＡＰの上面より低い第３垂直レベルＬＶ３まで垂直方向（Ｚ）に延長される。
第３垂直レベルＬＶ３は、第２ソース／ドレイン領域ＳＤ２の上面（第４垂直レベルＬＶ４）より低くてもよい。
平面図において、メイン電極部ＭＰは、リング状を有し、メイン電極部ＭＰの側壁ＡＰＳ全体を、少なくとも部分的に覆い包む。
例えば、第１ゲート電極１５０は、半導体パターンＡＰの側壁ＡＰＳを、少なくとも部分的に取り囲むメイン電極部ＭＰと、メイン電極部ＭＰから水平方向に延長され、半導体基板１１０の第１面１１０Ｆ１上に配置される延長部ＥＸＰと、を含む。
例えば、メイン電極部ＭＰは、半導体パターンＡＰの側壁ＡＰＳ上において、半導体パターンＡＰの上面より低い第３垂直レベルＬＶ３まで垂直方向（Ｚ）に延長される。
第３垂直レベルＬＶ３は、第２ソース／ドレイン領域ＳＤ２の上面（第４垂直レベルＬＶ４）より低くてもよい。
平面図において、メイン電極部ＭＰは、リング状を有し、メイン電極部ＭＰの側壁ＡＰＳ全体を、少なくとも部分的に覆い包む。
延長部ＥＸＰは、半導体基板１１０の第１面１１０Ｆ１上において、平坦な上面レベルを有し、所定の幅に形成される。
延長部ＥＸＰの上部に、コンタクト１６２（例えば、第２コンタクトＣＡ２が配置され）、それにより、コンタクト１６２を介し、第１ゲート電極１５０に電気的信号が印加される。
第１ゲート電極１５０が、メイン電極部ＭＰから延長される平坦な上面を有する延長部ＥＸＰを含むことにより、第１ゲート電極１５０に対するコンタクト１６２を形成するための工程不良が防止され得る。
一実施形態において、延長部ＥＸＰの上面は、埋め込み伝送ゲート電極１４０の上面と同一レベル（高さ）に配置されるが、それに限定されるものではない。
延長部ＥＸＰの上部に、コンタクト１６２（例えば、第２コンタクトＣＡ２が配置され）、それにより、コンタクト１６２を介し、第１ゲート電極１５０に電気的信号が印加される。
第１ゲート電極１５０が、メイン電極部ＭＰから延長される平坦な上面を有する延長部ＥＸＰを含むことにより、第１ゲート電極１５０に対するコンタクト１６２を形成するための工程不良が防止され得る。
一実施形態において、延長部ＥＸＰの上面は、埋め込み伝送ゲート電極１４０の上面と同一レベル（高さ）に配置されるが、それに限定されるものではない。
第１ゲート絶縁層１５２は、半導体パターンＡＰと第１ゲート電極１５０との間に介在し、半導体パターンＡＰの側壁ＡＰＳを、少なくとも部分的に取り囲む。
第１ゲート絶縁層１５２は、半導体パターンＡＰの側壁ＡＰＳ上から、半導体基板１１０の第１面１１０Ｆ１上に延長されるが、それに限定されるものではない。
第１ゲート絶縁層１５２は、伝送ゲートトレンチ１４０Ｔ内部まで延長され、伝送ゲート絶縁層１４２と接続される連続的な物質層に形成される。
それとは異なり、第１ゲート絶縁層１５２は、半導体基板１１０の第１面１１０Ｆ１上に延長されるものの、伝送ゲートトレンチ１４０Ｔ内部までは延長されず、伝送ゲート絶縁層１４２とは、別個の物質層に形成され得る。
第１ゲート絶縁層１５２は、半導体パターンＡＰの側壁ＡＰＳ上から、半導体基板１１０の第１面１１０Ｆ１上に延長されるが、それに限定されるものではない。
第１ゲート絶縁層１５２は、伝送ゲートトレンチ１４０Ｔ内部まで延長され、伝送ゲート絶縁層１４２と接続される連続的な物質層に形成される。
それとは異なり、第１ゲート絶縁層１５２は、半導体基板１１０の第１面１１０Ｆ１上に延長されるものの、伝送ゲートトレンチ１４０Ｔ内部までは延長されず、伝送ゲート絶縁層１４２とは、別個の物質層に形成され得る。
半導体パターンＡＰは、第１ソース／ドレイン領域ＳＤ１上に配置され、半導体パターンＡＰの上側は、メイン電極部ＭＰによってカバーされず、半導体パターンＡＰの上側に、第２ソース／ドレイン領域ＳＤ２が配置される。
第１ソース／ドレイン領域ＳＤ１及び第２ソース／ドレイン領域ＳＤ２は、不純物が高濃度にドーピングされた領域である。
例えば、半導体パターンＡＰと、第１ゲート電極１５０のメイン電極部ＭＰ、第１ソース／ドレイン領域ＳＤ１、及び第２ソース／ドレイン領域ＳＤ２は、ゲート・オール・アラウンドタイプトランジスタを構成する。
一実施形態において、第１ゲート電極１５０は、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の内の少なくとも一つを含み得る。
第１ゲート絶縁層１５２は、シリコン酸化物又は金属酸化物を含み得るが、それらに限定されるものではない。
第１ソース／ドレイン領域ＳＤ１及び第２ソース／ドレイン領域ＳＤ２は、不純物が高濃度にドーピングされた領域である。
例えば、半導体パターンＡＰと、第１ゲート電極１５０のメイン電極部ＭＰ、第１ソース／ドレイン領域ＳＤ１、及び第２ソース／ドレイン領域ＳＤ２は、ゲート・オール・アラウンドタイプトランジスタを構成する。
一実施形態において、第１ゲート電極１５０は、ドーピングされたポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の内の少なくとも一つを含み得る。
第１ゲート絶縁層１５２は、シリコン酸化物又は金属酸化物を含み得るが、それらに限定されるものではない。
半導体基板１１０の第１面１１０Ｆ１上には、埋め込み絶縁層１６０が配置される。
埋め込み絶縁層１６０は、グラウンド領域ＧＮＤ、フローティング拡散領域ＦＤ、素子分離膜１１２、埋め込み伝送ゲート電極１４０、半導体パターンＡＰ、及び第１ゲート電極１５０をカバーする。
埋め込み絶縁層１６０は、半導体パターンＡＰ及び第１ゲート電極１５０の上面を覆うに十分な高さに形成される。
一実施形態において、埋め込み絶縁層１６０は、シリコン窒化物、シリコン酸窒化物を含み得る。
一部例示において、埋め込み絶縁層１６０は、第１絶縁層（図示せず）と第２絶縁層（図示せず）との積層構造に形成される。
他の例示として、埋め込み絶縁層１６０と、半導体基板１１０の第１面１１０Ｆ１との間に、エッチング停止層（図示せず）が介在し得、エッチング停止層は、埋め込み絶縁層１６０に対し、エッチング選択比を有する物質を含む。
埋め込み絶縁層１６０は、グラウンド領域ＧＮＤ、フローティング拡散領域ＦＤ、素子分離膜１１２、埋め込み伝送ゲート電極１４０、半導体パターンＡＰ、及び第１ゲート電極１５０をカバーする。
埋め込み絶縁層１６０は、半導体パターンＡＰ及び第１ゲート電極１５０の上面を覆うに十分な高さに形成される。
一実施形態において、埋め込み絶縁層１６０は、シリコン窒化物、シリコン酸窒化物を含み得る。
一部例示において、埋め込み絶縁層１６０は、第１絶縁層（図示せず）と第２絶縁層（図示せず）との積層構造に形成される。
他の例示として、埋め込み絶縁層１６０と、半導体基板１１０の第１面１１０Ｆ１との間に、エッチング停止層（図示せず）が介在し得、エッチング停止層は、埋め込み絶縁層１６０に対し、エッチング選択比を有する物質を含む。
半導体基板１１０の第１面１１０Ｆ１上には、埋め込み絶縁層１６０を貫通するコンタクト１６２が配置される。
例えば、コンタクト１６２は、埋め込み絶縁層１６０を貫通し、活性領域（図示せず）、埋め込み伝送ゲート電極１４０、及び第１ゲート電極１５０に電気的に接続される。
コンタクト１６２は、第１コンタクトＣＡ１、第２コンタクトＣＡ２、及び第３コンタクトＣＡ３を含む。
第１コンタクトＣＡ１は、埋め込み絶縁層１６０を貫通する第１コンタクトホールＣＡ１Ｈ内に配置される。
第１コンタクトホールＣＡ１Ｈは、半導体基板１１０の第１面１１０Ｆ１の上面を露出させ、例えば、グラウンド領域ＧＮＤ及びフローティング拡散領域ＦＤを露出させる。
第１コンタクトＣＡ１は、第１コンタクトホールＣＡ１Ｈ内部を充填し、グラウンド領域ＧＮＤ及びフローティング拡散領域ＦＤと接続される。
例えば、コンタクト１６２は、埋め込み絶縁層１６０を貫通し、活性領域（図示せず）、埋め込み伝送ゲート電極１４０、及び第１ゲート電極１５０に電気的に接続される。
コンタクト１６２は、第１コンタクトＣＡ１、第２コンタクトＣＡ２、及び第３コンタクトＣＡ３を含む。
第１コンタクトＣＡ１は、埋め込み絶縁層１６０を貫通する第１コンタクトホールＣＡ１Ｈ内に配置される。
第１コンタクトホールＣＡ１Ｈは、半導体基板１１０の第１面１１０Ｆ１の上面を露出させ、例えば、グラウンド領域ＧＮＤ及びフローティング拡散領域ＦＤを露出させる。
第１コンタクトＣＡ１は、第１コンタクトホールＣＡ１Ｈ内部を充填し、グラウンド領域ＧＮＤ及びフローティング拡散領域ＦＤと接続される。
第２コンタクトＣＡ２は、埋め込み絶縁層１６０を貫通する第２コンタクトホールＣＡ２Ｈ内に配置される。
第２コンタクトホールＣＡ２Ｈは、埋め込み伝送ゲート電極１４０の上面、及び第１ゲート電極１５０の上面を露出させる。
例えば、第２コンタクトホールＣＡ２Ｈは、第１ゲート電極１５０の延長部ＥＸＰの上面を露出させる。
第２コンタクトＣＡ２は、第２コンタクトホールＣＡ２Ｈ内部を充填し、埋め込み伝送ゲート電極１４０の上面、及び第１ゲート電極１５０の延長部ＥＸＰの上面と接続される。
第３コンタクトＣＡ３は、埋め込み絶縁層１６０を貫通する第３コンタクトホールＣＡ３Ｈ内に配置される。
第３コンタクトホールＣＡ３Ｈは、半導体パターンＡＰの上面、又は第２ソース／ドレイン領域ＳＤ２の上面を露出させる。
第３コンタクトＣＡ３は、第３コンタクトホールＣＡ３Ｈ内部を充填し、第２ソース／ドレイン領域ＳＤ２と接続される。
第２コンタクトホールＣＡ２Ｈは、埋め込み伝送ゲート電極１４０の上面、及び第１ゲート電極１５０の上面を露出させる。
例えば、第２コンタクトホールＣＡ２Ｈは、第１ゲート電極１５０の延長部ＥＸＰの上面を露出させる。
第２コンタクトＣＡ２は、第２コンタクトホールＣＡ２Ｈ内部を充填し、埋め込み伝送ゲート電極１４０の上面、及び第１ゲート電極１５０の延長部ＥＸＰの上面と接続される。
第３コンタクトＣＡ３は、埋め込み絶縁層１６０を貫通する第３コンタクトホールＣＡ３Ｈ内に配置される。
第３コンタクトホールＣＡ３Ｈは、半導体パターンＡＰの上面、又は第２ソース／ドレイン領域ＳＤ２の上面を露出させる。
第３コンタクトＣＡ３は、第３コンタクトホールＣＡ３Ｈ内部を充填し、第２ソース／ドレイン領域ＳＤ２と接続される。
埋め込み絶縁層１６０上には、上部配線構造物１７０が配置される。
上部配線構造物１７０は、複数層の積層構造に形成される。
上部配線構造物１７０は、配線層１７２、及び配線層１７２を、少なくとも部分的に取り囲む絶縁層１７４を含む。
配線層１７２は、不純物がドーピングされるか、あるいはドーピングされていないポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の内の少なくとも一つを含み得る。
例えば、配線層１７２は、タングステン、アルミニウム、銅、タングステンシリサイド、チタンシリサイド、タングステン窒化物、チタン窒化物、ドーピングされたポリシリコンなどを含み得る。
絶縁層１７４は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含み得る。
上部配線構造物１７０は、複数層の積層構造に形成される。
上部配線構造物１７０は、配線層１７２、及び配線層１７２を、少なくとも部分的に取り囲む絶縁層１７４を含む。
配線層１７２は、不純物がドーピングされるか、あるいはドーピングされていないポリシリコン、金属、金属シリサイド、金属窒化物、又は金属含有膜の内の少なくとも一つを含み得る。
例えば、配線層１７２は、タングステン、アルミニウム、銅、タングステンシリサイド、チタンシリサイド、タングステン窒化物、チタン窒化物、ドーピングされたポリシリコンなどを含み得る。
絶縁層１７４は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物などの絶縁物質を含み得る。
半導体基板１１０の第２面１１０Ｆ２上には、背面絶縁層１８２が配置される。
背面絶縁層１８２は、半導体基板１１０の第２面１１０Ｆ２の、実質的に全体面積上に配置され、背面絶縁層１８２が、半導体基板１１０の第２面１１０Ｆ２と同一レベル（高さ）に配置されるピクセル素子分離膜１３０の上面と接触する。
一実施形態において、背面絶縁層１８２は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物のような金属酸化物を含み得る。
他の実施形態において、背面絶縁層１８２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電率物質のような絶縁物質を含み得る。
背面絶縁層１８２は、半導体基板１１０の第２面１１０Ｆ２の、実質的に全体面積上に配置され、背面絶縁層１８２が、半導体基板１１０の第２面１１０Ｆ２と同一レベル（高さ）に配置されるピクセル素子分離膜１３０の上面と接触する。
一実施形態において、背面絶縁層１８２は、ハフニウム酸化物、アルミニウム酸化物、タンタル酸化物のような金属酸化物を含み得る。
他の実施形態において、背面絶縁層１８２は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、低誘電率物質のような絶縁物質を含み得る。
背面絶縁層１８２上に、パッシベーション層１８４が配置され、パッシベーション層１８４上には、カラーフィルタ１８６とマイクロレンズ１８８とが配置される。
選択的には、半導体基板１１０の第１面１１０Ｆ１上には、支持基板（図示せず）がさらに配置され得る。
選択的には、半導体基板１１０の第１面１１０Ｆ１上には、支持基板（図示せず）がさらに配置され得る。
一般的に、ピクセルＰＸに配置されるリセットゲートＲＧ、選択ゲートＳＥＬ、及びソースフォロワゲートＳＦのようなピクセル回路は、ピクセル内において、水平方向に、互いに離隔して配置される。
イメージセンサの集積度が上昇するにつれ、単位ピクセルの大きさが小さくなり、ピクセル回路のそれぞれの構成要素の大きさも小さくなるので、ピクセル回路を介する漏れ電流、又はピクセル回路のリードノイズ（ｒｅａｄ ｎｏｉｓｅ）などが発生し、イメージセンサの品質が低下してしまうという問題がある。
イメージセンサの集積度が上昇するにつれ、単位ピクセルの大きさが小さくなり、ピクセル回路のそれぞれの構成要素の大きさも小さくなるので、ピクセル回路を介する漏れ電流、又はピクセル回路のリードノイズ（ｒｅａｄ ｎｏｉｓｅ）などが発生し、イメージセンサの品質が低下してしまうという問題がある。
しかしながら、本発明の実施形態によれば、半導体パターンＡＰが垂直方向（Ｚ）に延長され、第１ゲート電極１５０が半導体パターンＡＰの側壁を、少なくとも部分的に取り囲むゲート・オール・アラウンド構造を有する。
それにより、リセットゲートＲＧ、選択ゲートＳＥＬ、及びソースフォロワゲートＳＦのようなピクセル回路の漏れ電流が低減され、リードノイズ発生が防止される。
従って、イメージセンサ１００は、すぐれたイメージ品質を有する。
また、半導体パターンＡＰと第１ゲート電極１５０とが垂直方向（Ｚ）に延長されることにより、単位ピクセルの面積が低減され、イメージセンサ１００の小型化が具現され得る。
それにより、リセットゲートＲＧ、選択ゲートＳＥＬ、及びソースフォロワゲートＳＦのようなピクセル回路の漏れ電流が低減され、リードノイズ発生が防止される。
従って、イメージセンサ１００は、すぐれたイメージ品質を有する。
また、半導体パターンＡＰと第１ゲート電極１５０とが垂直方向（Ｚ）に延長されることにより、単位ピクセルの面積が低減され、イメージセンサ１００の小型化が具現され得る。
図６は、本発明の実施形態によるイメージセンサ１００のピクセルＰＸの等価回路図である。
図６を参照すると、複数のピクセルＰＸは、マトリックス状に配列される。
複数のピクセルＰＸそれぞれは、伝送トランジスタＴＸとロジックトランジスタとを含む。
ここで、ロジックトランジスタは、リセットトランジスタＲＸ、選択トランジスタＳＸ、及びドライブトランジスタＤＸ（又は、ソースフォロワトランジスタ）を含む。
リセットトランジスタＲＸは、リセットゲートＲＧを含み、選択トランジスタＳＸは、選択ゲートＳＥＬを含み、ドライブトランジスタＤＸは、ソースフォロワゲートＳＦを含み、伝送トランジスタＴＸは、伝送ゲートＴＧを含む。
図６を参照すると、複数のピクセルＰＸは、マトリックス状に配列される。
複数のピクセルＰＸそれぞれは、伝送トランジスタＴＸとロジックトランジスタとを含む。
ここで、ロジックトランジスタは、リセットトランジスタＲＸ、選択トランジスタＳＸ、及びドライブトランジスタＤＸ（又は、ソースフォロワトランジスタ）を含む。
リセットトランジスタＲＸは、リセットゲートＲＧを含み、選択トランジスタＳＸは、選択ゲートＳＥＬを含み、ドライブトランジスタＤＸは、ソースフォロワゲートＳＦを含み、伝送トランジスタＴＸは、伝送ゲートＴＧを含む。
複数のピクセルＰＸそれぞれは、光電変換素子ＰＤ及びフローティング拡散領域ＦＤをさらに含む。
光電変換素子ＰＤは、図１～図４で説明した光電変換領域１２０に対応する。
光電変換素子ＰＤは、外部から入射した光の量に比例した光電荷を生成して蓄積し、フォトダイオード、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート、ピンドフォトダイオード（ｐｉｎｎｅｄ ｐｈｏｔｏｄｉｏｄｅ：ＰＰＤ）、及びそれらの組み合わせが使用され得る。
光電変換素子ＰＤは、図１～図４で説明した光電変換領域１２０に対応する。
光電変換素子ＰＤは、外部から入射した光の量に比例した光電荷を生成して蓄積し、フォトダイオード、フォトトランジスタ（ｐｈｏｔｏ ｔｒａｎｓｉｓｔｏｒ）、フォトゲート、ピンドフォトダイオード（ｐｉｎｎｅｄ ｐｈｏｔｏｄｉｏｄｅ：ＰＰＤ）、及びそれらの組み合わせが使用され得る。
伝送ゲートＴＧは、光電変換素子で生成された電荷をフローティング拡散領域ＦＤに伝送する。
フローティング拡散領域ＦＤは、光電変換素子ＰＤで生成された電荷が伝送され、累積して保存する。
フローティング拡散領域ＦＤに蓄積された光電荷量により、ドライブトランジスタＤＸが制御される。
フローティング拡散領域ＦＤは、光電変換素子ＰＤで生成された電荷が伝送され、累積して保存する。
フローティング拡散領域ＦＤに蓄積された光電荷量により、ドライブトランジスタＤＸが制御される。
リセットトランジスタＲＸは、フローティング拡散領域ＦＤに蓄積された電荷を周期的にリセットさせる。
リセットトランジスタＲＸのドレイン電極は、フローティング拡散領域ＦＤと接続され、ソース電極は、電源電圧ＶＤＤ１に接続される。
リセットトランジスタＲＸがターンオンすれば、リセットトランジスタＲＸのソース電極と接続された電源電圧ＶＤＤ１が、フローティング拡散領域ＦＤに伝達される。
リセットトランジスタＲＸがターンオンするとき、フローティング拡散領域ＦＤに蓄積された電荷が排出され、フローティング拡散領域ＦＤがリセットされる。
リセットトランジスタＲＸのドレイン電極は、フローティング拡散領域ＦＤと接続され、ソース電極は、電源電圧ＶＤＤ１に接続される。
リセットトランジスタＲＸがターンオンすれば、リセットトランジスタＲＸのソース電極と接続された電源電圧ＶＤＤ１が、フローティング拡散領域ＦＤに伝達される。
リセットトランジスタＲＸがターンオンするとき、フローティング拡散領域ＦＤに蓄積された電荷が排出され、フローティング拡散領域ＦＤがリセットされる。
ドライブトランジスタＤＸは、複数のピクセルＰＸ外部に位置する電流源（図示せず）と接続され、ソースフォロワバッファ増幅器として機能し、フローティング拡散領域ＦＤにおける電位変化を増幅し、それを出力ラインＶＯＵＴに出力する。
選択トランジスタＳＸは、行単位で、複数のピクセルＰＸを選択し、選択トランジスタＳＸがターンオンするとき、電源電圧ＶＤＤ２がドライブトランジスタＤＸのソース電極に伝達される。
選択トランジスタＳＸは、行単位で、複数のピクセルＰＸを選択し、選択トランジスタＳＸがターンオンするとき、電源電圧ＶＤＤ２がドライブトランジスタＤＸのソース電極に伝達される。
図７は、本発明の実施形態によるイメージセンサ１００Ａの概略構成を示す部分レイアウト図である。
図７において、図１～図６と同一参照符号は、同一構成要素を意味する。
図７を参照すると、イメージセンサ１００Ａは、デュアルゲート構造を有する伝送ゲートＴＧを含む。
図７においては、埋め込み伝送ゲート電極１４０（図２）の代わりに、１対の埋め込み伝送ゲート電極１４０Ａを含んでもよく、１対の埋め込み伝送ゲート電極１４０Ａは、互いに所定の距離ほど離隔され、フローティング拡散領域ＦＤに隣接するように配置される。
図７において、図１～図６と同一参照符号は、同一構成要素を意味する。
図７を参照すると、イメージセンサ１００Ａは、デュアルゲート構造を有する伝送ゲートＴＧを含む。
図７においては、埋め込み伝送ゲート電極１４０（図２）の代わりに、１対の埋め込み伝送ゲート電極１４０Ａを含んでもよく、１対の埋め込み伝送ゲート電極１４０Ａは、互いに所定の距離ほど離隔され、フローティング拡散領域ＦＤに隣接するように配置される。
図８は、本発明の実施形態によるイメージセンサ１００Ｂの概略構成を示す部分レイアウト図であり、図９は、図８のＡ１－Ａ１’線及びＡ２－Ａ２’線沿って切断した断面図である。
図８及び図９において、図１～図７と同一参照符号は、同一構成要素を意味する。
図８を参照すると、イメージセンサ１００Ｂは、リング状のゲート構造を有する伝送ゲートＴＧを含む。
図８及び図９において、図１～図７と同一参照符号は、同一構成要素を意味する。
図８を参照すると、イメージセンサ１００Ｂは、リング状のゲート構造を有する伝送ゲートＴＧを含む。
伝送ゲートトレンチ１４０ＴＢは、フローティング拡散領域ＦＤを、少なくとも部分的に取り囲むように配置され、平面図において、リング状を有する。
埋め込み伝送ゲート電極１４０Ｂは、伝送ゲートトレンチ１４０ＴＢ内に配置され、フローティング拡散領域ＦＤを、少なくとも部分的に取り囲むように配置される。
一実施形態において、埋め込み伝送ゲート電極１４０Ｂは、メイン電極部１４０ＭＰと延長部１４０ＥＸとを含み、メイン電極部１４０ＭＰは、伝送ゲートトレンチ１４０ＴＢ内に配置され、平面図において、リング状を有する。
延長部１４０ＥＸは、メイン電極部１４０ＭＰから、半導体基板１１０の第１面１１０Ｆ１上に延長される。
延長部１４０ＥＸ上に、コンタクト１６２（例えば、第２コンタクトＣＡ２）が配置され、コンタクト１６２を介し、埋め込み伝送ゲート電極１４０Ｂに電気的信号が印加される。
埋め込み伝送ゲート電極１４０Ｂは、伝送ゲートトレンチ１４０ＴＢ内に配置され、フローティング拡散領域ＦＤを、少なくとも部分的に取り囲むように配置される。
一実施形態において、埋め込み伝送ゲート電極１４０Ｂは、メイン電極部１４０ＭＰと延長部１４０ＥＸとを含み、メイン電極部１４０ＭＰは、伝送ゲートトレンチ１４０ＴＢ内に配置され、平面図において、リング状を有する。
延長部１４０ＥＸは、メイン電極部１４０ＭＰから、半導体基板１１０の第１面１１０Ｆ１上に延長される。
延長部１４０ＥＸ上に、コンタクト１６２（例えば、第２コンタクトＣＡ２）が配置され、コンタクト１６２を介し、埋め込み伝送ゲート電極１４０Ｂに電気的信号が印加される。
埋め込み伝送ゲート電極１４０Ｂが、メイン電極部１４０ＭＰから延長される平坦な上面を有する延長部１４０ＥＸを含むことにより、埋め込み伝送ゲート電極１４０Ｂに対するコンタクト１６２を形成するための工程における不良が防止される。
一実施形態において、延長部１４０ＥＸの上面は、第１ゲート電極１５０の延長部ＥＸＰの上面と同一レベル（高さ）に配置されるが、それに限定されるものではない。
一実施形態によれば、埋め込み伝送ゲート電極１４０Ｂが、フローティング拡散領域ＦＤを、少なくとも部分的に取り囲むように配置されることにより、電荷移動経路が、半導体基板１１０の第１面１１０Ｆ１に垂直な方向に沿って形成される。
従って、埋め込み伝送ゲート電極１４０Ｂの形状により、容易に劣化する可能性がある低照度特性敏感度が改善され、イメージセンサ１００Ｂは、すぐれた品質を有することができる。
一実施形態において、延長部１４０ＥＸの上面は、第１ゲート電極１５０の延長部ＥＸＰの上面と同一レベル（高さ）に配置されるが、それに限定されるものではない。
一実施形態によれば、埋め込み伝送ゲート電極１４０Ｂが、フローティング拡散領域ＦＤを、少なくとも部分的に取り囲むように配置されることにより、電荷移動経路が、半導体基板１１０の第１面１１０Ｆ１に垂直な方向に沿って形成される。
従って、埋め込み伝送ゲート電極１４０Ｂの形状により、容易に劣化する可能性がある低照度特性敏感度が改善され、イメージセンサ１００Ｂは、すぐれた品質を有することができる。
図１０は、本発明の実施形態によるイメージセンサ１００Ｃの概略構成を示す部分レイアウト図である。
図１０において、図１～図９と同一参照符号は、同一構成要素を意味する。
図１０を参照すると、イメージセンサ１００Ｃは、それぞれのピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）の中に、互いに離隔した２個の半導体パターンＡＰを含み、それぞれの半導体パターンＡＰの側壁上に、第１ゲート電極１５０Ｃ１と第２ゲート電極１５０Ｃ２とが配置される。
図１０において、図１～図９と同一参照符号は、同一構成要素を意味する。
図１０を参照すると、イメージセンサ１００Ｃは、それぞれのピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）の中に、互いに離隔した２個の半導体パターンＡＰを含み、それぞれの半導体パターンＡＰの側壁上に、第１ゲート電極１５０Ｃ１と第２ゲート電極１５０Ｃ２とが配置される。
例えば、第１ゲート電極１５０Ｃ１と第２ゲート電極１５０Ｃ２とのそれぞれは、メイン電極部ＭＰと延長部ＥＸＰとを含む。
一部例示において、第１ゲート電極１５０Ｃ１は、ソースフォロワゲートＳＦ（図６）でもあり、第２ゲート電極１５０Ｃ２は、選択ゲートＳＥＬ（図６）でもある。
他の例示として、第１ゲート電極１５０Ｃ１は、リセットゲートＲＧ（図６）でもあり、第２ゲート電極１５０Ｃ２は、選択ゲートＳＥＬでもある。
さらに他の例示として、第１ゲート電極１５０Ｃ１は、リセットゲートＲＧでもあり、第２ゲート電極１５０Ｃ２は、ソースフォロワゲートＳＦでもある。
一部例示において、第１ゲート電極１５０Ｃ１は、ソースフォロワゲートＳＦ（図６）でもあり、第２ゲート電極１５０Ｃ２は、選択ゲートＳＥＬ（図６）でもある。
他の例示として、第１ゲート電極１５０Ｃ１は、リセットゲートＲＧ（図６）でもあり、第２ゲート電極１５０Ｃ２は、選択ゲートＳＥＬでもある。
さらに他の例示として、第１ゲート電極１５０Ｃ１は、リセットゲートＲＧでもあり、第２ゲート電極１５０Ｃ２は、ソースフォロワゲートＳＦでもある。
図１０には、第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）、及び第４ピクセル（ＰＸ－４）が、いずれも第１ゲート電極１５０Ｃ１と第２ゲート電極１５０Ｃ２とを含むように例示的に示しているが、それとは異なり、第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）、及び第４ピクセル（ＰＸ－４）の内の少なくとも一つにおいて、第１ゲート電極１５０Ｃ１と第２ゲート電極１５０Ｃ２との内のいずれか一つが省略され得る。
図１１は、本発明の実施形態によるイメージセンサ２００の概略構成を示す部分レイアウト図である。
図１１において、図１～図１０と同一参照符号は、同一構成要素を意味する。
図１１を参照すると、平面図において、ピクセル素子分離膜１３０Ａは、ピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）それぞれを完全に取り囲むように配置されない。
図１１において、図１～図１０と同一参照符号は、同一構成要素を意味する。
図１１を参照すると、平面図において、ピクセル素子分離膜１３０Ａは、ピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）それぞれを完全に取り囲むように配置されない。
ピクセル素子分離膜１３０Ａが、ピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）を取り囲まない半導体基板１１０の部分を、共有領域１３０ＸＥと称する。
共有領域１３０ＸＥ内には、グラウンド領域ＧＮＤＡが配置され、例えば、グラウンド領域ＧＮＤＡが、第１ピクセル（ＰＸ－１）と第２ピクセル（ＰＸ－２）とによって共有されるか、あるいは第３ピクセル（ＰＸ－３）と第４ピクセル（ＰＸ－４）とによって共有される。
図１１には、リング状の水平断面を有する埋め込み伝送ゲート電極１４０Ｂを示しているが、埋め込み伝送ゲート電極１４０Ｂの代わりに、埋め込み伝送ゲート電極１４０（図１～図４）又は埋め込み伝送ゲート電極１４０Ａ（図７）が提供され得る。
共有領域１３０ＸＥ内には、グラウンド領域ＧＮＤＡが配置され、例えば、グラウンド領域ＧＮＤＡが、第１ピクセル（ＰＸ－１）と第２ピクセル（ＰＸ－２）とによって共有されるか、あるいは第３ピクセル（ＰＸ－３）と第４ピクセル（ＰＸ－４）とによって共有される。
図１１には、リング状の水平断面を有する埋め込み伝送ゲート電極１４０Ｂを示しているが、埋め込み伝送ゲート電極１４０Ｂの代わりに、埋め込み伝送ゲート電極１４０（図１～図４）又は埋め込み伝送ゲート電極１４０Ａ（図７）が提供され得る。
図１２は、本発明の実施形態によるイメージセンサ２００Ａの概略構成を示す部分レイアウト図である。
図１２において、図１～図１１と同一参照符号は、同一構成要素を意味する。
図１２を参照すると、平面図において、ピクセル素子分離膜１３０Ａは、ピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）それぞれを完全に取り囲むようには配置されない。
図１２において、図１～図１１と同一参照符号は、同一構成要素を意味する。
図１２を参照すると、平面図において、ピクセル素子分離膜１３０Ａは、ピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）それぞれを完全に取り囲むようには配置されない。
ピクセル素子分離膜１３０Ａが、ピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）を取り囲んでいない半導体基板１１０の部分を、共有領域１３０ＸＥと称する。
例えば、ピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）それぞれが、２つの共有領域１３０ＸＥに接続され、１つの共有領域１３０ＸＥ内には、グラウンド領域ＧＮＤＡが配置され、他の１つの共有領域１３０ＸＥ内には、フローティング拡散領域ＦＤＡが配置される。
例えば、第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）、及び第４ピクセル（ＰＸ－４）が出合う半導体基板１１０の領域内に、フローティング拡散領域ＦＤＡが配置され、第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）、及び第４ピクセル（ＰＸ－４）の中に、フローティング拡散領域ＦＤＡに隣接するように、埋め込み伝送ゲート電極１４０がそれぞれ配置される。
フローティング拡散領域ＦＤＡは、第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）及び第４ピクセル（ＰＸ－４）によって共有される。
例えば、ピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）それぞれが、２つの共有領域１３０ＸＥに接続され、１つの共有領域１３０ＸＥ内には、グラウンド領域ＧＮＤＡが配置され、他の１つの共有領域１３０ＸＥ内には、フローティング拡散領域ＦＤＡが配置される。
例えば、第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）、及び第４ピクセル（ＰＸ－４）が出合う半導体基板１１０の領域内に、フローティング拡散領域ＦＤＡが配置され、第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）、及び第４ピクセル（ＰＸ－４）の中に、フローティング拡散領域ＦＤＡに隣接するように、埋め込み伝送ゲート電極１４０がそれぞれ配置される。
フローティング拡散領域ＦＤＡは、第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）及び第４ピクセル（ＰＸ－４）によって共有される。
図１３は、本発明の実施形態によるイメージセンサ３００の概略構成を示す部分レイアウト図であり、図１４は、図１３のＡ３－Ａ３’線に沿って切断した断面図である。
図１３及び図１４において、図１～図１１と同一参照符号は、同一構成要素を意味する。
図１２及び図１３を参照すると、イメージセンサ３００は、オートフォーカス（ＡＦ）機能を具現するためのピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）を含む。
図１３及び図１４において、図１～図１１と同一参照符号は、同一構成要素を意味する。
図１２及び図１３を参照すると、イメージセンサ３００は、オートフォーカス（ＡＦ）機能を具現するためのピクセル（ＰＸ－１、ＰＸ－２、ＰＸ－３、ＰＸ－４）を含む。
例えば、第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）及び第４ピクセル（ＰＸ－４）は、１つのマイクロレンズ１８８Ａによってカバーされる。
第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）、及び第４ピクセル（ＰＸ－４）は、位相検出ピクセルであり、イメージ間の位相差を算出するために利用される位相信号を生成する。
第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）、及び第４ピクセル（ＰＸ－４）は、客体に対して焦点を合わせるために利用され、位相信号は、イメージセンサ３００に結ばれたイメージの位置に関連する情報を含み、位相信号は、イメージ間の位相差を算出するためにも利用される。
算出された位相差に基づき、イメージセンサ３００が具備された電子装置のレンズ焦点位置が算出される。
第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）、及び第４ピクセル（ＰＸ－４）は、位相検出ピクセルであり、イメージ間の位相差を算出するために利用される位相信号を生成する。
第１ピクセル（ＰＸ－１）、第２ピクセル（ＰＸ－２）、第３ピクセル（ＰＸ－３）、及び第４ピクセル（ＰＸ－４）は、客体に対して焦点を合わせるために利用され、位相信号は、イメージセンサ３００に結ばれたイメージの位置に関連する情報を含み、位相信号は、イメージ間の位相差を算出するためにも利用される。
算出された位相差に基づき、イメージセンサ３００が具備された電子装置のレンズ焦点位置が算出される。
図１５は、本発明の実施形態によるイメージセンサ３００Ａの概略構成を示す部分レイアウト図である。
図１５において、図１～図１４と同一参照符号は、同一構成要素を意味する。
図１５を参照すると、イメージセンサ３００Ａは、オートフォーカス（ＡＦ）機能を具現するためのピクセル（ＰＸ－１、ＰＸ－２）を含む。
第１ピクセル（ＰＸ－１）は、伝送ゲートＴＧ及びリセットゲートＲＧを含み、第２ピクセル（ＰＸ－２）は、伝送ゲートＴＧ及び選択ゲートＳＥＬを含み、リセットゲートＲＧ及び選択ゲートＳＥＬは、第１ゲート電極１５０を含む。
第１ピクセル（ＰＸ－１）と第２ピクセル（ＰＸ－２）は、１つのマイクロレンズ１８８Ａによってカバーされる。
図１５において、図１～図１４と同一参照符号は、同一構成要素を意味する。
図１５を参照すると、イメージセンサ３００Ａは、オートフォーカス（ＡＦ）機能を具現するためのピクセル（ＰＸ－１、ＰＸ－２）を含む。
第１ピクセル（ＰＸ－１）は、伝送ゲートＴＧ及びリセットゲートＲＧを含み、第２ピクセル（ＰＸ－２）は、伝送ゲートＴＧ及び選択ゲートＳＥＬを含み、リセットゲートＲＧ及び選択ゲートＳＥＬは、第１ゲート電極１５０を含む。
第１ピクセル（ＰＸ－１）と第２ピクセル（ＰＸ－２）は、１つのマイクロレンズ１８８Ａによってカバーされる。
平面図において、ピクセル素子分離膜１３０Ａは、第１ピクセル（ＰＸ－１）と第２ピクセル（ＰＸ－２）とを完全に取り囲んでいない共有領域１３０ＸＥに配置され、共有領域１３０ＸＥ内には、オーバーフロー領域３１０が配置される。
オーバーフロー領域３１０は、半導体基板１１０の第１面１１０Ｆ１に隣接した半導体基板１１０内に配置され、第１ピクセル（ＰＸ－１）及び第２ピクセル（ＰＸ－２）の内のいずれか一つに入射した光電荷の強度が相対的に強いとき、オーバーフロー領域３１０を介し、光電荷が隣接したピクセルに移動する経路を提供する。
オーバーフロー領域３１０は、半導体基板１１０の第１面１１０Ｆ１に隣接した半導体基板１１０内に配置され、第１ピクセル（ＰＸ－１）及び第２ピクセル（ＰＸ－２）の内のいずれか一つに入射した光電荷の強度が相対的に強いとき、オーバーフロー領域３１０を介し、光電荷が隣接したピクセルに移動する経路を提供する。
図１６は、本発明の実施形態によるイメージセンサ４００で、図８のＡ２－Ａ２’線に沿って切断した断面図である。
図１６において、図１～図１５と同一参照符号は、同一構成要素を意味する。
図１６を参照すると、イメージセンサ４００は、埋め込み伝送ゲート電極４４０と、半導体パターンＡＰの側壁上に垂直方向（Ｚ）に互いに離隔されて配される、第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃと、を含む。
図１６において、図１～図１５と同一参照符号は、同一構成要素を意味する。
図１６を参照すると、イメージセンサ４００は、埋め込み伝送ゲート電極４４０と、半導体パターンＡＰの側壁上に垂直方向（Ｚ）に互いに離隔されて配される、第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃと、を含む。
伝送ゲートトレンチ４４０Ｔは、半導体基板１１０の第１面１１０Ｆ１から半導体基板１１０の内部に延長され、伝送ゲートトレンチ４４０Ｔ内に、埋め込み伝送ゲート電極４４０が配置される。
伝送ゲートトレンチ４４０Ｔ内壁上には、伝送ゲート絶縁層４４２がさらに配置され、伝送ゲート絶縁層４４２上において、埋め込み伝送ゲート電極４４０が、伝送ゲートトレンチ４４０Ｔ内部を充填する。
埋め込み伝送ゲート電極４４０に隣接した半導体基板１１０内部に、フローティング拡散領域ＦＤが配置される。
半導体パターンＡＰは、埋め込み伝送ゲート電極４４０から水平方向（例えば、Ｘ方向）に離隔して配置される。
半導体パターンＡＰの側壁上には、互いに異なる垂直レベル（高さ）に、第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃが順次に配置される。
伝送ゲートトレンチ４４０Ｔ内壁上には、伝送ゲート絶縁層４４２がさらに配置され、伝送ゲート絶縁層４４２上において、埋め込み伝送ゲート電極４４０が、伝送ゲートトレンチ４４０Ｔ内部を充填する。
埋め込み伝送ゲート電極４４０に隣接した半導体基板１１０内部に、フローティング拡散領域ＦＤが配置される。
半導体パターンＡＰは、埋め込み伝送ゲート電極４４０から水平方向（例えば、Ｘ方向）に離隔して配置される。
半導体パターンＡＰの側壁上には、互いに異なる垂直レベル（高さ）に、第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃが順次に配置される。
第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃは、それぞれリング状の水平断面を有し、互いに対して垂直にオーバーラップする。
第１ゲート電極４５０Ａと半導体パターンＡＰとの間には、第１ゲート絶縁層４５２Ａが配置され、第２ゲート電極４５０Ｂと半導体パターンＡＰとの間には、第２ゲート絶縁層４５２Ｂが配置され、第３ゲート電極４５０Ｃと半導体パターンＡＰとの間には、第３ゲート絶縁層４５２Ｃが配置される。
他の実施形態において、第１ゲート絶縁層４５２Ａ、第１ゲート絶縁層４５２Ｂ、及び第３ゲート絶縁層４５２Ｃは、互いに接続され、半導体パターンＡＰの全体側壁を完全にカバーする。
第１ゲート電極４５０Ａと半導体パターンＡＰとの間には、第１ゲート絶縁層４５２Ａが配置され、第２ゲート電極４５０Ｂと半導体パターンＡＰとの間には、第２ゲート絶縁層４５２Ｂが配置され、第３ゲート電極４５０Ｃと半導体パターンＡＰとの間には、第３ゲート絶縁層４５２Ｃが配置される。
他の実施形態において、第１ゲート絶縁層４５２Ａ、第１ゲート絶縁層４５２Ｂ、及び第３ゲート絶縁層４５２Ｃは、互いに接続され、半導体パターンＡＰの全体側壁を完全にカバーする。
半導体基板１１０の第１面１１０Ｆ１上には、埋め込み伝送ゲート電極４４０、半導体パターンＡＰ、並びに第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃをカバーする上部配線構造物４７０が配置される。
上部配線構造物４７０は、配線層４７２、配線層４７２を少なくとも部分的に取り囲む絶縁層４７４、及び絶縁層４７４を貫通し垂直方向（Ｚ）に延長されるビアコンタクト４７６を含む。
フローティング拡散領域ＦＤと第２ゲート電極４５０Ｂは、ジャンパ構造物ＦＤＪＰにより、互いに電気的に接続される。
例えば、ジャンパ構造物ＦＤＪＰは、配線層４７２及びビアコンタクト４７６を介し、フローティング拡散領域ＦＤと第２ゲート電極４５０Ｂとの電気的接続を提供する。
図に示していないが、さらなるジャンパ構造物ＦＤＪＰが、第１ゲート電極４５０Ａとフローティング拡散領域ＦＤとを電気的に接続し、かつ／あるいは第３ゲート電極４５０Ｃとフローティング拡散領域ＦＤとを電気的に接続するように配置され得る。
上部配線構造物４７０は、配線層４７２、配線層４７２を少なくとも部分的に取り囲む絶縁層４７４、及び絶縁層４７４を貫通し垂直方向（Ｚ）に延長されるビアコンタクト４７６を含む。
フローティング拡散領域ＦＤと第２ゲート電極４５０Ｂは、ジャンパ構造物ＦＤＪＰにより、互いに電気的に接続される。
例えば、ジャンパ構造物ＦＤＪＰは、配線層４７２及びビアコンタクト４７６を介し、フローティング拡散領域ＦＤと第２ゲート電極４５０Ｂとの電気的接続を提供する。
図に示していないが、さらなるジャンパ構造物ＦＤＪＰが、第１ゲート電極４５０Ａとフローティング拡散領域ＦＤとを電気的に接続し、かつ／あるいは第３ゲート電極４５０Ｃとフローティング拡散領域ＦＤとを電気的に接続するように配置され得る。
一実施形態において、第１ゲート電極４５０Ａは、リセットゲートＲＧでもあり、第２ゲート電極４５０Ｂは、ソースフォロワゲートＳＦでもあり、第３ゲート電極４５０Ｃは、選択ゲートＳＥＬでもある。
しかしながら、第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃは、それに限定されるものではない。
一実施形態において、半導体パターンＡＰの上面上及び側壁上に、コンタクト４６０及び配線層４７２が配置され、イメージセンサ４００のピクセル回路具現に必要な電気的接続を提供する。
例えば、第１ゲート電極４５０Ａは、リセットゲートＲＧでもあり、第２ゲート電極４５０Ｂは、ソースフォロワゲートＳＦでもあり、第３ゲート電極４５０Ｃは、選択ゲートＳＥＬである場合、半導体パターンＡＰの上側に配置されるソース／ドレイン領域ＳＤ２に、出力信号Ｖｏｕｔが提供され、ソースフォロワゲートＳＦとリセットゲートＲＧとの半導体パターンＡＰの一部分に、入力信号Ｖｐｉｘが提供される。
しかしながら、第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃは、それに限定されるものではない。
一実施形態において、半導体パターンＡＰの上面上及び側壁上に、コンタクト４６０及び配線層４７２が配置され、イメージセンサ４００のピクセル回路具現に必要な電気的接続を提供する。
例えば、第１ゲート電極４５０Ａは、リセットゲートＲＧでもあり、第２ゲート電極４５０Ｂは、ソースフォロワゲートＳＦでもあり、第３ゲート電極４５０Ｃは、選択ゲートＳＥＬである場合、半導体パターンＡＰの上側に配置されるソース／ドレイン領域ＳＤ２に、出力信号Ｖｏｕｔが提供され、ソースフォロワゲートＳＦとリセットゲートＲＧとの半導体パターンＡＰの一部分に、入力信号Ｖｐｉｘが提供される。
一実施形態によれば、垂直方向（Ｚ）に延長される半導体パターンＡＰの側壁上に、第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃが垂直方向に離隔して配置され、第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃは、ゲート・オール・アラウンド構造を有する。
それにより、リセットゲートＲＧ、選択ゲートＳＥＬ、及びソースフォロワゲートＳＦのようなピクセル回路の漏れ電流が低減され、リードノイズ発生が防止される。
従って、イメージセンサ４００は、すぐれたイメージ品質を有する。
また、ピクセル回路が垂直方向（Ｚ）に積層されて配置されるので、単位ピクセルの面積が低減され、イメージセンサ４００の小型化が具現され得る。
それにより、リセットゲートＲＧ、選択ゲートＳＥＬ、及びソースフォロワゲートＳＦのようなピクセル回路の漏れ電流が低減され、リードノイズ発生が防止される。
従って、イメージセンサ４００は、すぐれたイメージ品質を有する。
また、ピクセル回路が垂直方向（Ｚ）に積層されて配置されるので、単位ピクセルの面積が低減され、イメージセンサ４００の小型化が具現され得る。
図１７は、本発明の実施形態によるイメージセンサ４００Ａで、図８のＡ２－Ａ２’線に沿って切断した断面図である。
図１７において、図１～図１６と同一参照符号は、同一構成要素を意味する。
図１７を参照すると、伝送ゲートトレンチ４４０ＴＡは、半導体基板１１０の第１面１１０Ｆ１から半導体基板１１０の内部に延長され、伝送ゲートトレンチ４４０ＴＡ内に、埋め込み伝送ゲート電極４４０Ａが配置される。
図１７において、図１～図１６と同一参照符号は、同一構成要素を意味する。
図１７を参照すると、伝送ゲートトレンチ４４０ＴＡは、半導体基板１１０の第１面１１０Ｆ１から半導体基板１１０の内部に延長され、伝送ゲートトレンチ４４０ＴＡ内に、埋め込み伝送ゲート電極４４０Ａが配置される。
埋め込み伝送ゲート電極４４０Ａは、半導体パターンＡＰの下部側壁をカバーするように配置され、埋め込み伝送ゲート電極４４０Ａの少なくとも一部分が、第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃと垂直オーバーラップするように配置される。
埋め込み伝送ゲート電極４４０Ａは、正方形、長方形、円形、楕円形のような水平断面を有し得る。
図１７に示しているように、フローティング拡散領域ＦＤは、半導体パターンＡＰの一部分内に配置され、例えば、第１ゲート電極４５０Ａの底面より低い垂直レベル（高さ）、及び埋め込み伝送ゲート電極４４０Ａの上面より高い垂直レベル（高さ）に配置される。
埋め込み伝送ゲート電極４４０Ａは、正方形、長方形、円形、楕円形のような水平断面を有し得る。
図１７に示しているように、フローティング拡散領域ＦＤは、半導体パターンＡＰの一部分内に配置され、例えば、第１ゲート電極４５０Ａの底面より低い垂直レベル（高さ）、及び埋め込み伝送ゲート電極４４０Ａの上面より高い垂直レベル（高さ）に配置される。
図１８は、本発明の実施形態によるイメージセンサ４００Ｂで、図８のＡ２－Ａ２’線に沿って切断した断面図である。
図１８において、図１～図１７と同一参照符号は、同一構成要素を意味する。
図１８を参照すると、伝送ゲートトレンチ４４０ＴＢは、リング状の水平断面を有し、半導体パターンＡＰの下部側壁が伝送ゲートトレンチ４４０ＴＢの内側壁まで延長される。
図１８において、図１～図１７と同一参照符号は、同一構成要素を意味する。
図１８を参照すると、伝送ゲートトレンチ４４０ＴＢは、リング状の水平断面を有し、半導体パターンＡＰの下部側壁が伝送ゲートトレンチ４４０ＴＢの内側壁まで延長される。
例えば、埋め込み伝送ゲート電極４４０Ｂは、伝送ゲートトレンチ４４０ＴＢ内において、半導体パターンＡＰの下部側壁をカバーするように配置される。
埋め込み伝送ゲート電極４４０Ｂは、第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃと垂直オーバーラップするように配置される。
図１８に示しているように、フローティング拡散領域ＦＤは、半導体パターンＡＰの一部分内に配置され、例えば、第１ゲート電極４５０Ａの底面より低い垂直レベル（高さ）、及び埋め込み伝送ゲート電極４４０Ｂの上面より高い垂直レベル（高さ）に配置される。
埋め込み伝送ゲート電極４４０Ｂは、第１ゲート電極４５０Ａ、第２ゲート電極４５０Ｂ、及び第３ゲート電極４５０Ｃと垂直オーバーラップするように配置される。
図１８に示しているように、フローティング拡散領域ＦＤは、半導体パターンＡＰの一部分内に配置され、例えば、第１ゲート電極４５０Ａの底面より低い垂直レベル（高さ）、及び埋め込み伝送ゲート電極４４０Ｂの上面より高い垂直レベル（高さ）に配置される。
図１９は、本発明の一実施形態によるイメージセンサ５００の概略構成を示す斜視図である。
図１９を参照すると、イメージセンサ５００は、垂直方向に積層された第１チップＣ１と第２チップＣ２とを含む積層型イメージセンサである。
第１チップＣ１は、アクティブピクセル領域ＡＰＲ及び第１パッド領域ＰＤＲ１を含み、第２チップＣ２は、周辺回路領域ＰＣＲ及び第２パッド領域ＰＤＲ２を含む。
図１９を参照すると、イメージセンサ５００は、垂直方向に積層された第１チップＣ１と第２チップＣ２とを含む積層型イメージセンサである。
第１チップＣ１は、アクティブピクセル領域ＡＰＲ及び第１パッド領域ＰＤＲ１を含み、第２チップＣ２は、周辺回路領域ＰＣＲ及び第２パッド領域ＰＤＲ２を含む。
第１パッド領域ＰＤＲ１の複数の第１パッドＰＡＤ１は、外部装置などと電気的信号を送受信するように構成される。
周辺回路領域ＰＣＲは、ロジック回路ブロックＬＣを含み得、複数のＣＭＯＳトランジスタを含み得る。
周辺回路領域ＰＣＲは、アクティブピクセル領域ＡＰＲの各アクティブピクセルＰＸに、一定信号を提供するか、あるいは各アクティブピクセルＰＸからの出力信号を制御する。
第１パッド領域ＰＤＲ１内の第１パッドＰＡＤ１は、第２パッド領域ＰＤＲ２内の第２パッドＰＡＤ２と、ビア構造物ＶＳによって電気的に接続される。
周辺回路領域ＰＣＲは、ロジック回路ブロックＬＣを含み得、複数のＣＭＯＳトランジスタを含み得る。
周辺回路領域ＰＣＲは、アクティブピクセル領域ＡＰＲの各アクティブピクセルＰＸに、一定信号を提供するか、あるいは各アクティブピクセルＰＸからの出力信号を制御する。
第１パッド領域ＰＤＲ１内の第１パッドＰＡＤ１は、第２パッド領域ＰＤＲ２内の第２パッドＰＡＤ２と、ビア構造物ＶＳによって電気的に接続される。
図２０は、本発明の実施形態によるイメージセンサ１１００の概略構成を示すブロック図である。
図２０を参照すると、イメージセンサ１１００は、ピクセルアレイ１１１０、コントローラ１１３０、ロウドライバ１１２０、及びピクセル信号処理部１１４０を含む。
イメージセンサ１１００は、図１～図１９で説明したイメージセンサ（１００、１００Ａ、１００Ｂ、１００Ｃ、２００、２００Ａ、３００、３００Ａ、４００、４００Ａ、４００Ｂ、５００）の内の少なくとも一つを含む。
図２０を参照すると、イメージセンサ１１００は、ピクセルアレイ１１１０、コントローラ１１３０、ロウドライバ１１２０、及びピクセル信号処理部１１４０を含む。
イメージセンサ１１００は、図１～図１９で説明したイメージセンサ（１００、１００Ａ、１００Ｂ、１００Ｃ、２００、２００Ａ、３００、３００Ａ、４００、４００Ａ、４００Ｂ、５００）の内の少なくとも一つを含む。
ピクセルアレイ１１１０は、二次元的に配列された複数の単位ピクセルを含み、各単位ピクセルは、有機光電変換素子を含む。
光電変換素子は、光を吸収して電荷を生成し、生成された電荷による電気的信号（出力電圧）は、垂直信号ラインを介し、ピクセル信号処理部１１４０に提供される。
ピクセルアレイ１１１０が含む単位画素は、ロウ（ｒｏｗ）単位で、１回に一つずつ出力電圧を提供し、それにより、ピクセルアレイ１１１０の１つのロウに属する単位ピクセルは、ロウドライバ１１２０が出力する選択信号により、同時に活性化される。
選択されたロウに属する単位ピクセルは、吸収した光による出力電圧を、対応するカラムの出力ラインに提供する。
光電変換素子は、光を吸収して電荷を生成し、生成された電荷による電気的信号（出力電圧）は、垂直信号ラインを介し、ピクセル信号処理部１１４０に提供される。
ピクセルアレイ１１１０が含む単位画素は、ロウ（ｒｏｗ）単位で、１回に一つずつ出力電圧を提供し、それにより、ピクセルアレイ１１１０の１つのロウに属する単位ピクセルは、ロウドライバ１１２０が出力する選択信号により、同時に活性化される。
選択されたロウに属する単位ピクセルは、吸収した光による出力電圧を、対応するカラムの出力ラインに提供する。
コントローラ１１３０は、ピクセルアレイ１１１０をして、光を吸収して電荷を蓄積するようにさせるか、あるいは蓄積された電荷を臨時に保存するようにさせ、保存した電荷による電気的信号を、ピクセルアレイ１１１０の外部に出力させるように、ロウドライバ１１２０を制御する。
また、コントローラ１１３０は、ピクセルアレイ１１１０が提供する出力電圧を測定するように、ピクセル信号処理部１１４０を制御する。
また、コントローラ１１３０は、ピクセルアレイ１１１０が提供する出力電圧を測定するように、ピクセル信号処理部１１４０を制御する。
ピクセル信号処理部１１４０は、相関二重サンプラ（ＣＤＳ）１１４２、アナログ・デジタルコンバータ（ＡＤＣ）１１４４、及びバッファ１１４６を含む。
相関二重サンプラ１１４２は、ピクセルアレイ１１１０から提供された出力電圧をサンプリングしてホールドする。
相関二重サンプラ１１４２は、特定のノイズレベルと、生成した出力電圧によるレベルと、を二重にサンプリングし、その差に該当するレベルを出力する。
また、相関二重サンプラ１１４２は、ランプ信号生成器１１４８が生成したランプ信号を入力して互いに比較し、比較結果を出力する。
アナログ・デジタルコンバータ１１４４は、相関二重サンプラ１１４２から受信したレベルに対応するアナログ信号をデジタル信号に変換する。
バッファ１１４６は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチした信号は、順次にイメージセンサ１１００の外部に出力し、イメージプロセッサ（図示せず）にも伝達する。
相関二重サンプラ１１４２は、ピクセルアレイ１１１０から提供された出力電圧をサンプリングしてホールドする。
相関二重サンプラ１１４２は、特定のノイズレベルと、生成した出力電圧によるレベルと、を二重にサンプリングし、その差に該当するレベルを出力する。
また、相関二重サンプラ１１４２は、ランプ信号生成器１１４８が生成したランプ信号を入力して互いに比較し、比較結果を出力する。
アナログ・デジタルコンバータ１１４４は、相関二重サンプラ１１４２から受信したレベルに対応するアナログ信号をデジタル信号に変換する。
バッファ１１４６は、デジタル信号をラッチ（ｌａｔｃｈ）し、ラッチした信号は、順次にイメージセンサ１１００の外部に出力し、イメージプロセッサ（図示せず）にも伝達する。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１００ イメージセンサ
１１０ 半導体基板
１１２ 素子分離膜
１１４ ウェル領域
１２０ 光電変換領域
１３０ ピクセル素子分離膜
１３２ 絶縁層
１３４ 導電層
１３６ 上部絶縁層
１４０ 埋め込み伝送ゲート電極
１４０Ｔ 伝送ゲートトレンチ
１４２ 伝送ゲート絶縁層
１４４ 伝送ゲートスペーサ
１５０ 第１ゲート電極
１５２ 第１ゲート絶縁層
１６０ 埋め込み絶縁層
１６２ コンタクト
１７０ 上部配線構造物
１７２ 配線層
１７４ 絶縁層
１８２ 背面絶縁層
１８４ パッシベーション層
１８６ カラーフィルタ
１８８ マイクロレンズ
ＣＡ１、ＣＡ２、ＣＡ３ （第１～第３）コンタクト
ＣＡ１Ｈ、ＣＡ２Ｈ、ＣＡ３Ｈ （第１～第３）コンタクトホール
１１０ 半導体基板
１１２ 素子分離膜
１１４ ウェル領域
１２０ 光電変換領域
１３０ ピクセル素子分離膜
１３２ 絶縁層
１３４ 導電層
１３６ 上部絶縁層
１４０ 埋め込み伝送ゲート電極
１４０Ｔ 伝送ゲートトレンチ
１４２ 伝送ゲート絶縁層
１４４ 伝送ゲートスペーサ
１５０ 第１ゲート電極
１５２ 第１ゲート絶縁層
１６０ 埋め込み絶縁層
１６２ コンタクト
１７０ 上部配線構造物
１７２ 配線層
１７４ 絶縁層
１８２ 背面絶縁層
１８４ パッシベーション層
１８６ カラーフィルタ
１８８ マイクロレンズ
ＣＡ１、ＣＡ２、ＣＡ３ （第１～第３）コンタクト
ＣＡ１Ｈ、ＣＡ２Ｈ、ＣＡ３Ｈ （第１～第３）コンタクトホール
Claims (19)
- 互いに対向する第１面と第２面とを含む半導体基板と、
前記半導体基板の前記第１面上に配置される半導体パターンと、
前記半導体基板の前記第１面から、前記半導体基板内部に延長される伝送ゲートトレンチ内に配置される埋め込み伝送ゲート電極と、
前記半導体パターンの側壁を少なくとも部分的に取り囲み、リング状の水平断面を有する第１ゲート電極と、を有し、
前記半導体パターン下部の前記半導体基板内部に配置される第１ソース／ドレイン領域と、
前記半導体パターンの上側に配置される第２ソース／ドレイン領域と、をさらに有することを特徴とするイメージセンサ。 - 前記第１ゲート電極は、前記埋め込み伝送ゲート電極から前記第１面に平行な第２方向に離隔して配置されることを特徴とする請求項１に記載のイメージセンサ。
- 前記第１ゲート電極は、前記半導体パターンの前記側壁上において、前記第１面に垂直な第１方向に延長されるメイン電極部と、
前記半導体基板の前記第１面上に配置され、前記メイン電極部から水平方向に延長される延長部と、を含むことを特徴とする請求項１に記載のイメージセンサ。 - 前記半導体基板の前記第１面上に配置され、前記第１ソース／ドレイン領域と電気的に接続される第１コンタクトと、
前記第１ゲート電極の前記延長部上に配置される第２コンタクトと、
前記半導体パターンの上面上に配置され、前記第２ソース／ドレイン領域と電気的に接続される第３コンタクトと、をさらに有することを特徴とする請求項３に記載のイメージセンサ。 - 前記半導体基板の内部において、前記伝送ゲートトレンチに隣接するように配置されるフローティング拡散領域をさらに有し、
前記伝送ゲートトレンチは、リング状の水平断面を有し、前記フローティング拡散領域を、少なくとも部分的に取り囲むことを特徴とする請求項１に記載のイメージセンサ。 - 前記半導体パターンの上面が、前記埋め込み伝送ゲート電極の上面より高い位置に配置されることを特徴とする請求項１に記載のイメージセンサ。
- 前記半導体パターンの前記側壁を少なくとも部分的に取り囲み、前記第１ゲート電極から前記第１面に垂直な第１方向に離隔して配置される第２ゲート電極をさらに有することを特徴とする請求項１に記載のイメージセンサ。
- 前記第１ゲート電極と前記第２ゲート電極は、リング状の水平断面を有し、
前記第１ゲート電極と前記第２ゲート電極は、互いに垂直方向にオーバーラップすることを特徴とする請求項７に記載のイメージセンサ。 - 前記伝送ゲートトレンチは、リング状の水平断面を有し、
前記半導体パターンの側壁下側が、前記伝送ゲートトレンチの内側壁まで延長されることを特徴とする請求項７に記載のイメージセンサ。 - 前記半導体パターン内部に配置され、前記第１ゲート電極の底面より低く、前記埋め込み伝送ゲート電極の上面より高い位置に配置されるフローティング拡散領域をさらに有することを特徴とする請求項７に記載のイメージセンサ。
- 互いに対向する第１面と第２面とを含む半導体基板と、
前記半導体基板の前記第１面から前記半導体基板内部に延長される伝送ゲートトレンチ内に配置される埋め込み伝送ゲート電極と、
前記半導体基板の前記第１面上に配置される半導体パターンと、
前記半導体パターンの側壁上に配置され第１ゲート電極と、を有し、
前記第１ゲート電極は、前記第１面に垂直な第１方向に延長されるメイン電極部と、前記メイン電極部に接続され、前記半導体基板の前記第１面上に延長される延長部と、を含み、
前記半導体パターン下部の前記半導体基板内部に配置される第１ソース／ドレイン領域と、
前記半導体パターンの上側に配置される第２ソース／ドレイン領域と、をさらに有することを特徴とするイメージセンサ。 - 前記半導体基板の前記第１面上に配置され、前記第１ソース／ドレイン領域と電気的に接続される第１コンタクトと、
前記第１ゲート電極の前記延長部上に配置される第２コンタクトと、
前記半導体パターンの上面上に配置され、前記第２ソース／ドレイン領域と電気的に接続される第３コンタクトと、をさらに有することを特徴とする請求項１１に記載のイメージセンサ。 - 前記半導体基板の内部において、前記伝送ゲートトレンチに隣接するように配置されるフローティング拡散領域をさらに有し、
前記第１ゲート電極は、前記埋め込み伝送ゲート電極から前記第１面に平行な第２方向に離隔して配置されることを特徴とする請求項１１に記載のイメージセンサ。 - 前記伝送ゲートトレンチは、リング状の水平断面を有し、前記フローティング拡散領域を、少なくとも部分的に取り囲むことを特徴とする請求項１３に記載のイメージセンサ。
- 前記半導体パターンの前記側壁を、少なくとも部分的に取り囲み、前記第１ゲート電極から前記第１方向に離隔して配置される第２ゲート電極と、
前記半導体パターンの前記側壁を、少なくとも部分的に取り囲み、前記第２ゲート電極から前記第１方向に離隔して配置される第３ゲート電極と、をさらに有することを特徴とする請求項１１に記載のイメージセンサ。 - 前記第２ゲート電極と前記第３ゲート電極は、リング状の水平断面を有し、
前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極は、互いに垂直方向にオーバーラップすることを特徴とする請求項１５に記載のイメージセンサ。 - 前記半導体パターン内部に配置され、前記第１ゲート電極の底面より低く、前記埋め込み伝送ゲート電極の上面より高い位置に配置されるフローティング拡散領域をさらに有することを特徴とする請求項１１に記載のイメージセンサ。
- 前記伝送ゲートトレンチは、リング状の水平断面を有し、
前記半導体パターンの側壁下側が、前記伝送ゲートトレンチの内側壁まで延長されることを特徴とする請求項１１に記載のイメージセンサ。 - 互いに対向する第１面と第２面とを含む半導体基板と、
前記半導体基板の前記第１面上に配置される半導体パターンと、
前記半導体基板の前記第１面上に提供され、活性領域を定義する素子分離膜と、
前記半導体基板の前記第１面に平行な第２方向に、前記半導体パターンから離隔して配置され、前記半導体基板内部に延長される伝送ゲートトレンチ内に配置される埋め込み伝送ゲート電極と、
前記半導体パターンの側壁を、少なくとも部分的に取り囲む第１ゲート絶縁層と、
前記第１ゲート絶縁層上において、前記半導体パターンの前記側壁を少なくとも部分的に取り囲み、リング状の水平断面を有するメイン電極部を含む第１ゲート電極と、
前記半導体パターン下部の前記半導体基板内部に配置される第１ソース／ドレイン領域と、
前記半導体パターンの上側に配置される第２ソース／ドレイン領域と、を有することを特徴とするイメージセンサ。
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