JP7714432B2

JP7714432B2 - 半導体記憶装置

Info

Publication number: JP7714432B2
Application number: JP2021170466A
Authority: JP
Inventors: チョ呂; 裕士長井; 昭雄菅原; 武寿黒澤; 勝小柳
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2021-07-21
Filing date: 2021-10-18
Publication date: 2025-07-29
Anticipated expiration: 2041-10-18
Also published as: JP2023016664A

Description

本実施形態は、半導体記憶装置に関する。

複数のメモリセルを含むメモリセルアレイと、このメモリセルアレイに接続され、コマンドデータ及びアドレスデータを含むコマンドセットの入力に応じてユーザデータを出力する周辺回路と、を備える半導体記憶装置が知られている。

特開２０１５－１７６３０９号公報

高速に動作する半導体記憶装置を提供する。

一の実施形態に係る半導体記憶装置は、第１タイミング信号を送受信可能な第１パッドと、第１タイミング信号に応じてデータ信号を送受信可能な第２パッドと、第２タイミング信号を受信可能な第３パッドと、第２タイミング信号に応じて制御情報を受信可能な第４パッドと、複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイと、メモリセルアレイに接続されたセンスアンプと、センスアンプに接続され、メモリセルアレイから読み出されたデータを格納可能な、第１レジスタと、第１制御情報を格納可能な第２レジスタと、第２制御情報を格納可能な第３レジスタと、第１レジスタに格納されたデータを第１パッドから出力する、データアウトを実行可能な制御回路と、を有する。ｉサイクル（ｉは２以上の整数）分の第２タイミング信号に応じた第４パッドに対する入力に基づいて、第１制御情報が第２レジスタに格納される。ｊサイクル（ｊはｉとは異なる整数）分の第２タイミング信号に応じた第４パッドに対する入力に基づいて、第２制御情報が第３レジスタに格納される。

第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。メモリシステム１０の構成例を示す模式的な側面図である。メモリシステム１０の構成例を示す模式的な平面図である。メモリダイＭＤの構成を示す模式的なブロック図である。メモリダイＭＤの一部の構成を示す模式的な回路図である。メモリダイＭＤの一部の構成を示す模式的な斜視図である。メモリダイＭＤの一部の構成を示す模式的な回路図である。メモリダイＭＤの一部の構成を示す模式的な回路図である。メモリダイＭＤの一部の構成を示す模式的な回路図である。動作モードＭＯＤＥａについて説明するための模式的な図である。動作モードＭＯＤＥｂについて説明するための模式的な図である。動作モードＭＯＤＥａについて説明するための真理値表である。動作モードＭＯＤＥｂについて説明するための真理値表である。動作モードＭＯＤＥｂについて説明するための真理値表である。動作モードＭＯＤＥｂについて説明するための真理値表である。動作モードＭＯＤＥａについて説明するための模式的な波形図である。動作モードＭＯＤＥｂについて説明するための模式的な波形図である。動作モードＭＯＤＥａについて説明するための模式的な波形図である。動作モードＭＯＤＥａについて説明するための模式的な波形図である。動作モードＭＯＤＥｂについて説明するための模式的な波形図である。動作モードＭＯＤＥｂについて説明するための模式的な波形図である。動作モードＭＯＤＥｂについて説明するための模式的な波形図である。動作モードＭＯＤＥａについて説明するための模式的な波形図である。動作モードＭＯＤＥｂについて説明するための模式的な波形図である。動作モードＭＯＤＥａについて説明するための模式的な波形図である。動作モードＭＯＤＥｂについて説明するための模式的な波形図である。動作モードＭＯＤＥａについて説明するための模式的な波形図である。動作モードＭＯＤＥｂについて説明するための模式的な波形図である。動作モードＭＯＤＥａについて説明するための模式的な波形図である。動作モードＭＯＤＥｂについて説明するための模式的な波形図である。動作モードＭＯＤＥｂについて説明するための模式的な波形図である。メモリダイＭＤの一部の構成例について説明するための模式的なフローチャートである。メモリダイＭＤの一部の構成例を示す模式的な回路図である。図３３に示す回路の動作方法について説明するための模式的な波形図である。メモリダイＭＤの一部の構成例を示す模式的な回路図である。メモリダイＭＤの一部の構成例を示す模式的な回路図である。メモリダイＭＤの一部の構成例を示す模式的な回路図である。第２実施形態に係るメモリダイＭＤ２の構成を示す模式的なブロック図である。メモリダイＭＤ２の一部の構成を示す模式的な回路図である。動作モードＭＯＤＥｂについて説明するための模式的な図である。第３実施形態に係るメモリダイＭＤ３の構成を示す模式的なブロック図である。動作モードＭＯＤＥｂについて説明するための真理値表である。動作モードＭＯＤＥｂについて説明するための真理値表である。３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的な図である。読出動作について説明するためのタイミングチャートである。シフトリードについて説明するためのタイミングチャートである。動作モードＭＯＤＥｂにおいてシフトリードを実行する場合の様子を示す模式的な波形図である。第４実施形態に係るメモリダイＭＤ４の構成を示す模式的なブロック図である。動作モードＭＯＤＥｂにおいて読出動作を実行する場合の様子を示す模式的な波形図である。動作モードＭＯＤＥｂにおいてシフトリードを実行する場合の様子を示す模式的な波形図である。その他の実施形態に係る半導体記憶装置について説明するための模式的な波形図である。

次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。

また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事もあるし、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。

また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。

また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。

また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。

［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。

メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、読出動作、書込動作、消去動作等を行う。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。

図２は、本実施形態に係るメモリシステム１０の構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。

図２に示す様に、本実施形態に係るメモリシステム１０は、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤと、メモリダイＭＤに積層されたコントローラダイＣＤと、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤの下面に接着されている。メモリダイＭＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ又はコントローラダイＣＤの下面に接着されている。コントローラダイＣＤの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。

図３に示す様に、実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤは、それぞれ、Ｘ方向に並ぶ複数のパッド電極Ｐを備えている。実装基板ＭＳＢ、複数のメモリダイＭＤ、及び、コントローラダイＣＤに設けられた複数のパッド電極Ｐは、それぞれ、ボンディングワイヤＢを介してお互いに接続されている。

尚、図２及び図３に示した構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図２及び図３に示す例では、複数のメモリダイＭＤ上にコントローラダイＣＤが積層され、これらの構成がボンディングワイヤＢによって接続されている。この様な構成では、複数のメモリダイＭＤ及びコントローラダイＣＤが一つのパッケージ内に含まれる。しかしながら、コントローラダイＣＤは、メモリダイＭＤとは別のパッケージに含まれていても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されていても良い。

［メモリダイＭＤの構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７～図９は、メモリダイＭＤの一部の構成を示す模式的な回路図である。説明の都合上、図４～図９では一部の構成を省略する。

尚、図４には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。

また、図４に示す複数の制御端子の横には、入出力方向を示す矢印を図示している。図４において、左から右への矢印が付された制御端子は、コントローラダイＣＤからメモリダイＭＤへの、データ又はその他の信号の入力に使用可能である。図４において、右から左への矢印が付された制御端子は、メモリダイＭＤからコントローラダイＣＤへの、データ又はその他の信号の出力に使用可能である。図４において、左右双方向の矢印が付された制御端子は、コントローラダイＣＤからメモリダイＭＤへの、データ又はその他の信号の入力、及び、メモリダイＭＤからコントローラダイＣＤへの、データ又はその他の信号の出力の、双方に使用可能である。

図４に示す様に、メモリダイＭＤは、ユーザデータを記憶するメモリセルアレイＭＣＡ０，ＭＣＡ１と、メモリセルアレイＭＣＡ０，ＭＣＡ１に接続された周辺回路ＰＣと、を備える。尚、以下の説明においては、メモリセルアレイＭＣＡ０，ＭＣＡ１を、メモリセルアレイＭＣＡと呼ぶ場合がある。また、メモリセルアレイＭＣＡ０，ＭＣＡ１を、プレーンＰＬＮ０，ＰＬＮ１と呼ぶ場合がある。

［メモリセルアレイＭＣＡの構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。

メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを備える。以下、ドレイン側選択トランジスタＳＴＤ、ソース側選択トランジスタＳＴＳ、及び、ソース側選択トランジスタＳＴＳｂを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）と呼ぶ事がある。

メモリセルＭＣは、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）は、半導体層、ゲート絶縁膜、及びゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳｂは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。

メモリセルアレイＭＣＡは、例えば図６に示す様に、半導体基板１００の上方に設けられている。尚、図６の例では、半導体基板１００とメモリセルアレイＭＣＡとの間に、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。

メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ_２）等のブロック間絶縁層ＳＴが設けられる。

メモリブロックＢＬＫは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。

導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１が設けられている。

また、複数の導電層１１０のうち、最下層に位置する２以上の導電層１１０は、ソース側選択ゲート線ＳＧＳ，ＳＧＳｂ（図５）及びこれに接続された複数のソース側選択トランジスタＳＴＳ，ＳＴＳｂのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。

また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。

また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、その他の導電層１１０よりもＹ方向の幅が小さい。

導電層１１０の下方には、半導体層１１２が設けられている。半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ_２）等の絶縁層１０１が設けられている。

半導体層１１２は、ソース線ＳＬ（図５）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡに含まれる全てのメモリブロックＢＬＫについて共通に設けられている。

半導体柱１２０は、例えば図６に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ、ＳＴＳｂ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図６に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。

半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介してビット線ＢＬに接続される。

ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜を備える。トンネル絶縁膜及びブロック絶縁膜は、例えば、酸化シリコン（ＳｉＯ_２）等の絶縁膜である。電荷蓄積膜は、例えば、窒化シリコン（Ｓｉ_３Ｎ_４）等の電荷を蓄積可能な膜である。トンネル絶縁膜、電荷蓄積膜、及び、ブロック絶縁膜は略円筒状の形状を有し、半導体柱１２０と半導体層１１２との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。

尚、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。

複数の導電層１１０のＸ方向における端部には、複数のコンタクトＣＣが設けられている。複数の導電層１１０は、これら複数のコンタクトＣＣを介して周辺回路ＰＣに接続されている。図６に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。

［周辺回路ＰＣの構成］
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、データ出力タイミング調整部ＴＣＴと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。

［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図４）は、例えば図５に示す様に、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダ２２と、アドレスデコーダ２２の出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路２３及び電圧選択回路２４と、を備える。

アドレスデコーダ２２は、複数のブロック選択線ＢＬＫＳＥＬ及び複数の電圧選択線３３を備える。アドレスデコーダ２２は、例えば、シーケンサＳＱＣからの制御信号に従ってアドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを順次参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＮ状態とし、それ以外のブロック選択トランジスタ３５及び電圧選択トランジスタ３７をＯＦＦ状態とする。例えば、所定のブロック選択線ＢＬＫＳＥＬ及び電圧選択線３３の電圧を“Ｈ”状態とし、それ以外の電圧を“Ｌ”状態とする。尚、Ｎチャネル型でなくＰチャネル型のトランジスタを用いる場合には、これらの配線に逆の電圧を印加する。

尚、図示の例において、アドレスデコーダ２２には、１つのメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬが設けられている。しかしながら、この構成は適宜変更可能である。例えば、２以上のメモリブロックＢＬＫについて１つずつブロック選択線ＢＬＫＳＥＬを備えていても良い。

ブロック選択回路２３は、メモリブロックＢＬＫに対応する複数のブロック選択部３４を備える。これら複数のブロック選択部３４は、それぞれ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数のブロック選択トランジスタ３５を備える。ブロック選択トランジスタ３５は、例えば、電界効果型の耐圧トランジスタである。ブロック選択トランジスタ３５のドレイン電極は、それぞれ、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース電極は、それぞれ、配線ＣＧ及び電圧選択回路２４を介して電圧供給線３１に電気的に接続される。ゲート電極は、対応するブロック選択線ＢＬＫＳＥＬに共通に接続される。

尚、ブロック選択回路２３は、図示しない複数のトランジスタを更に備える。これら複数のトランジスタは、選択ゲート線（ＳＧＤ，ＳＧＳ，ＳＧＳｂ）及び接地電圧Ｖ_ＳＳが供給される電圧供給線の間に接続された電界効果型の耐圧トランジスタである。これら複数のトランジスタは、非選択のメモリブロックＢＬＫに含まれる選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧Ｖ_ＳＳを供給する。尚、非選択のメモリブロックＢＬＫに含まれる複数のワード線ＷＬは、フローティング状態となる。

電圧選択回路２４は、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に対応する複数の電圧選択部３６を備える。これら複数の電圧選択部３６は、それぞれ、複数の電圧選択トランジスタ３７を備える。電圧選択トランジスタ３７は、例えば、電界効果型の耐圧トランジスタである。電圧選択トランジスタ３７のドレイン端子は、それぞれ、配線ＣＧ及びブロック選択回路２３を介して、対応するワード線ＷＬ又は選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電気的に接続される。ソース端子は、それぞれ、対応する電圧供給線３１に電気的に接続される。ゲート電極は、それぞれ、対応する電圧選択線３３に接続される。

［センスアンプＳＡの構成］
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。

尚、以下の説明においては、センスアンプモジュールＳＡＭ０，ＳＡＭ１を、センスアンプモジュールＳＡＭと呼び、キャッシュメモリＣＭ０，ＣＭ１を、キャッシュメモリＣＭと呼び、ラッチ回路ＸＤＬ０，ＸＤＬ１を、ラッチ回路ＸＤＬと呼ぶ場合がある。

センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬにそれぞれ対応するセンス回路と、センス回路に接続された複数のラッチ回路等と、を備える。

キャッシュメモリＣＭは、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、それぞれセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータＤａｔ又はメモリセルＭＣから読み出されたユーザデータＤａｔが保持される。

キャッシュメモリＣＭには、例えば図７に示す様に、カラムデコーダＣＯＬＤが接続される。カラムデコーダＣＯＬＤは、アドレスレジスタＡＤＲ（図４）に保持されたカラムアドレスＣＡ（図４）をデコードし、カラムアドレスＣＡに対応するラッチ回路ＸＤＬを選択する。

尚、これら複数のラッチ回路ＸＤＬに保持されるユーザデータＤａｔは、書込動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるユーザデータＤａｔは、読出動作の際に、ラッチ回路ＸＤＬに順次転送される。また、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、後述するデータアウトの際に、カラムデコーダＣＯＬＤ及びマルチプレクサＭＰＸを介して、入出力制御回路Ｉ／Ｏに順次転送される。

［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば図５に示す様に、複数の電圧供給線３１に接続されている。電圧生成回路ＶＧは、例えば、レギュレータ等の降圧回路及びチャージポンプ回路３２等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電源電圧Ｖ_ＣＣ及び接地電圧Ｖ_ＳＳ（図４）が供給される電圧供給線に接続されている。これらの電圧供給線は、例えば、図２、図３を参照して説明したパッド電極Ｐに接続されている。電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に印加される複数通りの動作電圧を生成し、複数の電圧供給線３１に同時に出力する。電圧供給線３１から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。

［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。

また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。端子ＲＹ／／ＢＹは、例えば、読出動作、書込動作、消去動作等、メモリセルアレイＭＣＡに対して電圧を供給する動作、後述するゲットフィーチャ、セットフィーチャ等の実行中に“Ｌ”状態となり、それ以外の場合には“Ｈ”状態となる。尚、後述するデータアウト、ステータスリード等の動作を実行しても、端子ＲＹ／／ＢＹは“Ｌ”状態にはならない。端子ＲＹ／／ＢＹが“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、端子ＲＹ／／ＢＹが“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。尚、端子ＲＹ／／ＢＹは、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。

また、シーケンサＳＱＣは、フィーチャレジスタＦＲを備える。フィーチャレジスタＦＲは、フィーチャデータＦｄを保持するレジスタである。フィーチャデータＦｄは、例えば、メモリダイＭＤの制御パラメータ等を含む。フィーチャデータＦｄは、例えば、メモリダイＭＤを、後述する動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂのうち、いずれのモードで動作させるかを示す値を含む。また、フィーチャデータＦｄは、例えば、入出力制御回路Ｉ／Ｏの状態を示す、後述する値を含む。

［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを保持する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の動作に対応するアドレスデータＡｄｄと、次に実行される動作に対応するアドレスデータＡｄｄと、を含む複数のアドレスデータＡｄｄを保持する。

アドレスデータＡｄｄは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。

尚、一のアドレスデータＡｄｄに対応する動作の実行中に、他のアドレスデータＡｄｄに対応する動作が指示されてしまうと、意図した動作が好適に実行されない場合がある。例えば、あるメモリダイＭＤにおいて、１つのプレーンからのデータアウトの実行中に、他のプレーン（異なるプレーンに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、最初のデータアウトが終了した後に、次のデータアウトを開始するように、動作タイミングが調整される。

これに対して、例えば、図２及び図３に示すように複数のメモリダイＭＤを接続した構成において、あるメモリダイＭＤからのデータアウトの実行中に、他のメモリダイＭＤ（異なるメモリダイに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、意図したアドレスに対応するユーザデータＤａｔが好適に出力できない場合がある。

ユーザデータＤａｔの出力は、外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）ことによって指示される。図２及び図３に示すように複数のメモリダイＭＤを接続した構成において、あるメモリダイＭＤからのデータアウトの実行中に、他のメモリダイＭＤ（異なるメモリダイに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、両方のメモリダイＭＤが外部制御端子／ＲＥ，ＲＥにおける入力信号の切り替え（トグル）に対応して、データアウトを実行してしまうおそれがある。

そこで、第１実施形態に係る半導体記憶装置は、動作対象となるアドレスデータＡｄｄの切り替えが、トリガ信号の入力によって実行可能となる様に構成されている。例えば、図２及び図３に示すように複数のメモリダイＭＤを接続した構成において、あるメモリダイＭＤからのデータアウトの実行中に、他のメモリダイＭＤ（異なるメモリダイに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、後にデータアウトが指示されたメモリダイＭＤは、トリガ信号が入力されるまで、外部制御端子／ＲＥ，ＲＥにおける入力信号が切り替えされても（トグルされても）、データアウトを開始しない。そして、コントローラダイＣＤは、先にデータアウトを実行しているメモリダイＭＤからのデータアウトが終了したことを検出した後に、共通に接続された全てのメモリダイＭＤに、アドレスデータＡｄｄを切り替えるためのトリガ信号を入力し、その後で、外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。先にデータアウトを実行していたメモリダイＭＤは、コントローラダイＣＤからトリガ信号を受信しても、反応しない。これに対して、後からデータアウトを指示されたメモリダイＭＤは、コントローラダイＣＤからトリガ信号を受信することにより、外部制御端子／ＲＥ，ＲＥにおける入力信号の切り替え（トグル）に対応してデータアウトを実行可能となる。従って、先にデータアウトを実行していたメモリダイＭＤと、後からデータアウトを指示されたメモリダイＭＤとにおいて、動作が衝突することを可否できる。すなわち、トリガ信号は、メモリダイＭＤに対してデータアウトが開始可能になったことを指示するための信号として機能する。これにより、図２及び図３に示すように複数のメモリダイＭＤを接続した構成において、複数のメモリダイＭＤからのデータアウトを連続的に実行可能となる。

［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを保持する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが保持されると、シーケンサＳＱＣに制御信号が入力される。

［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを保持する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。レジスタ列は、例えば、読出動作、書込動作又は消去動作等の内部動作が実行される際、実行中の内部動作に関するステータスデータＳｔｔを保持する。また、レジスタ列は、例えば、メモリセルアレイＭＣＡ０，ＭＣＡ１のレディ／ビジー情報を保持する。

［データ出力タイミング調整部ＴＣＴの構成］
データ出力タイミング調整部ＴＣＴは、キャッシュメモリＣＭ０，ＣＭ１と入出力制御回路Ｉ／Ｏとの間のバス配線ＤＢに接続される。データ出力タイミング調整部ＴＣＴは、例えば、キャッシュメモリＣＭ０，ＣＭ１に対して後述するデータアウトを連続して実行する場合等に、キャッシュメモリＣＭ０のデータアウトの完了後、時間を空けずにキャッシュメモリＣＭ１のデータアウトを開始するために、キャッシュメモリＣＭ１に対するデータアウトの開始タイミングを調整する。

［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。入出力制御回路Ｉ／Ｏ（図４）中の各回路は、電源電圧Ｖ_ＣＣＱ及び接地電圧Ｖ_ＳＳ（図４）が供給される端子に接続される。尚、電源電圧Ｖ_ＣＣＱ及び接地電圧Ｖ_ＳＳが供給される端子は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。

データ信号入出力端子ＤＱ０～ＤＱ７、及び、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。

データストローブ信号入出力端子ＤＱＳ，／ＤＱＳを介して入力された信号（例えば、データストローブ信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの入力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、データストローブ信号入出力端子ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミング、並びに、データストローブ信号入出力端子ＤＱＳの電圧の立ち下がりエッジ（入力信号の切り換え）及びデータストローブ信号入出力端子／ＤＱＳの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミングで、入出力制御回路Ｉ／Ｏ内のシフトレジスタ内に取り込まれる。

入出力制御回路Ｉ／Ｏ（図４）は、例えば図８に示す様に、データ信号入出力端子ＤＱ０～ＤＱ７、及び、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々に接続された入力回路２０１及び出力回路２０２を備える。入力回路２０１は、例えば、コンパレータ等のレシーバである。出力回路２０２は、例えば、ＯＣＤ（Off Chip Driver）回路等のドライバである。

また、入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７の各々に対応して設けられた複数のラッチ回路２０３を備える。これら複数のラッチ回路２０３は、対応するデータ信号入出力端子ＤＱ０～ＤＱ７に接続された入力回路２０１の出力端子に接続されている。また、これら複数のラッチ回路２０３は、上述した様な、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの入力信号の切り替えのタイミングで、入力回路２０１の出力端子の電圧値に応じて、“Ｈ”又は“Ｌ”をラッチする。

また、入出力制御回路Ｉ／Ｏ（図４）は、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々に対応して設けられた信号転送回路２０４を備える。信号転送回路２０４は、例えば、直列に接続された偶数個のＣＭＯＳインバータを備える。信号転送回路２０４の入力端子は、入力回路２０１の出力端子に接続されている。信号転送回路２０４の出力端子は、ラッチ回路２０３に接続されている。

また、入出力制御回路Ｉ／Ｏ（図４）は、内部パス遅延検出回路２０５を備える。内部パス遅延検出回路２０５は、図９に示す様に、信号転送回路２１１と、ＮＡＮＤ回路２１２と、を備える。信号転送回路２１１は、図８を参照して説明した信号転送回路２０４と同様の構成を備える。信号転送回路２１１は、信号転送回路２０４のレプリカとして機能する。ＮＡＮＤ回路２１２の一方の入力端子は、信号転送回路２１１の出力端子に接続されている。ＮＡＮＤ回路２１２の他方の入力端子には、内部パス遅延検出回路２０５のイネーブル信号が入力される。ＮＡＮＤ回路２１２の出力端子は、信号転送回路２１１の入力端子及びカウンタ２１３の入力端子に接続されている。

半導体記憶装置の使用条件によっては、図８を参照して説明した信号転送回路２０４の動作状態が変動してしまう場合がある。この様な場合、データ信号入出力端子ＤＱ０～ＤＱ７に対応する信号の伝搬経路と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳに対応する信号の伝搬経路と、の間で、信号の遅延量が異なってしまう場合がある。内部パス遅延検出回路２０５は、この様な信号の遅延量の差を検出するための回路である。

例えば、信号の遅延量を検出する際、ＮＡＮＤ回路２１２（図９）のイネーブル信号が、一定期間の間“Ｈ”状態となる。これに伴い、ＮＡＮＤ回路２１２の出力信号が、信号転送回路２１１における遅延量に応じた周波数で発振する。従って、この期間にＮＡＮＤ回路２１２の出力端子から出力されるパルスの数をカウンタ２１３によって検出することにより、信号転送回路２０４，２１１における信号の遅延量を測定可能である。尚、上記パルスの数は、フィーチャデータＦｄのうちの一つとしてフィーチャレジスタＦＲに保持される。

［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰに接続された論理回路と、を備える。論理回路ＣＴＲは、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。

論理回路ＣＴＲは、例えば図８に示す様に、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰの各々に接続された入力回路２０１と、外部制御端子ＣＬＥ，ＡＬＥの各々に接続された出力回路２０２と、を備える。尚、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰの各々は、例えば、図２、図３を参照して説明したパッド電極Ｐによって実現される。

外部制御端子／ＣＥを介して入力された信号（例えば、チップイネーブル信号）は、メモリダイＭＤの選択に際して用いられる。第１実施形態においては、外部制御端子／ＣＥに“Ｌ”が入力されたメモリダイＭＤは、ユーザデータＤａｔ、コマンドデータＣｍｄ及びアドレスデータＡｄｄ（以下、単に「データ」と呼ぶ場合がある。）の入出力が可能な状態となる。また、第１実施形態においては、外部制御端子／ＣＥに“Ｈ”が入力されたメモリダイＭＤは、データの入出力が不可能な状態となる。尚、図８に示す様に、外部制御端子／ＣＥは、入力回路２０１に接続されている。

外部制御端子ＣＬＥを介して入力された信号（例えば、コマンドラッチイネーブル信号）は、コマンドレジスタＣＭＲの使用等に際して用いられる。外部制御端子ＣＬＥの機能等については、後述する。

外部制御端子ＡＬＥを介して入力された信号（例えば、アドレスラッチイネーブル信号）は、アドレスレジスタＡＤＲの使用等に際して用いられる。外部制御端子ＡＬＥの機能等については、後述する。

外部制御端子／ＷＥを介して入力された信号（例えば、ライトイネーブル信号）は、コントローラダイＣＤからメモリダイＭＤへのデータの入力等に際して用いられる。外部制御端子／ＷＥの機能等については、後述する。

外部制御端子／ＲＥ，ＲＥを介して入力された信号（例えば、リードイネーブル信号及びその相補信号）は、データ信号入出力端子ＤＱ０～ＤＱ７を介したデータの出力に際して用いられる。データ信号入出力端子ＤＱ０～ＤＱ７から出力されるデータは、外部制御端子／ＲＥの電圧の立ち下がりエッジ（入力信号の切り換え）及び外部制御端子ＲＥの電圧の立ち上がりエッジ（入力信号の切り換え）のタイミング、並びに、外部制御端子／ＲＥの電圧の立ち上がりエッジ（入力信号の切り換え）及び外部制御端子ＲＥの電圧の立ち下がりエッジ（入力信号の切り換え）のタイミングで切り替わる。

外部制御端子／ＷＰを介して入力された信号（例えば、ライトプロテクト信号）は、コントローラダイＣＤからメモリダイＭＤへのユーザデータＤａｔの入力の制限等に用いられる。

また、論理回路ＣＴＲは、例えば図４に示す様に、切替回路Ｃ２０を備える。切替回路Ｃ２０は、当該メモリダイＭＤにおいて、１つのプレーンからのデータアウトの実行中に、他のプレーン（異なるプレーンに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、最初のデータアウトが終了した後に、次のデータアウトを開始するように、動作タイミングを調整する。また、切替回路Ｃ２０は、図２及び図３に示すように複数のメモリダイＭＤを接続した構成において、他のメモリダイＭＤからのデータアウトの実行中に、当該メモリダイＭＤ（異なるメモリダイに対応するアドレスデータＡｄｄ）に対するデータアウトが指示された場合、コントローラダイＣＤからトリガ信号を受信するまでは、外部制御端子／ＲＥ，ＲＥにおける入力信号が切り替えされても（トグルされても）データアウトを開始しないよう制御する。

［動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂ］
本実施形態に係る半導体記憶装置は、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂで動作させることが可能である。以下、図１０～図３１を参照し、動作モードＭＯＤＥａ及び動作モードＭＯＤＥｂについて説明する。

［各モードにおける外部端子の役割］
図１０は、動作モードＭＯＤＥａにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。図１１は、動作モードＭＯＤＥｂにおける信号入出力端子及び外部制御端子の役割について説明するための模式的な図である。尚、以下の説明においては、データ信号入出力端子ＤＱ０～ＤＱ７を、データ信号入出力端子ＤＱ＜７：０＞と表記することがある。

動作モードＭＯＤＥａにおいては、例えば図１０に示す様に、データ信号入出力端子ＤＱ＜７：０＞を、ユーザデータＤａｔの入出力に加えて、コマンドデータＣｍｄ、アドレスデータＡｄｄ、ステータスデータＳｔｔ、フィーチャデータＦｄ等、ユーザデータＤａｔ以外のデータの入出力に使用する。

一方、動作モードＭＯＤＥｂにおいては、例えば図１１に示す様に、データ信号入出力端子ＤＱ＜７：０＞を、ユーザデータＤａｔの入出力に使用するものの、コマンドデータＣｍｄ、アドレスデータＡｄｄ、ステータスデータＳｔｔ、フィーチャデータＦｄ等、ユーザデータＤａｔ以外のデータの入出力には、基本的には使用しない。動作モードＭＯＤＥｂにおいては、外部制御端子ＣＬＥ，ＡＬＥを、ユーザデータＤａｔ以外のデータの入出力に使用する。

［動作モードＭＯＤＥａにおける外部端子の役割］
図１２は、動作モードＭＯＤＥａにおける外部端子の役割を説明するための真理値表である。尚、図１２において、“Ｚ”は、“Ｈ”及び“Ｌ”いずれが入力されても良い場合を示す。“Ｘ”は、入力される信号が“Ｈ”又は“Ｌ”に固定される場合を示す。“Ｉｎｐｕｔ”は、データの入力を行う場合を示す。“Ｏｕｔｐｕｔ”は、データの出力を行う場合を示す。

動作モードＭＯＤＥａにおいてコマンドデータＣｍｄを入力する場合、コントローラダイＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、８ビットのコマンドデータＣｍｄの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

外部制御端子ＣＬＥ，ＡＬＥに“Ｈ，Ｌ”が入力されている場合、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、コマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、コマンドレジスタＣＭＲ（図４）に転送される。

また、アドレスデータＡｄｄを入力する場合、コントローラダイＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、アドレスデータＡｄｄを構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

外部制御端子ＣＬＥ，ＡＬＥに“Ｌ，Ｈ”が入力されている場合、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、アドレスデータＡｄｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、アドレスレジスタＡＤＲ（図４）に転送される。

また、ユーザデータＤａｔを入力する場合、コントローラダイＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、ユーザデータＤａｔを構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える（トグルする）。

外部制御端子ＣＬＥ，ＡＬＥの双方に“Ｌ”が入力されている場合、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、ユーザデータＤａｔとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、バスＤＢを介してキャッシュメモリＣＭ（図４）に転送される。

また、ユーザデータＤａｔ又はステータスデータＳｔｔを出力する場合、コントローラダイＣＤは、例えば、外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これに伴い、データ信号入出力端子ＤＱ０～ＤＱ７に、出力されるユーザデータＤａｔ又はステータスデータＳｔｔのうちの８ビットが出力される。また、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの出力信号が切り替わる。

また、メモリダイＭＤをスタンバイ状態とする場合、コントローラダイＣＤは、例えば、外部制御端子／ＣＥに“Ｈ”を入力する。

また、メモリダイＭＤをバスアイドル状態とする場合、コントローラダイＣＤは、例えば、外部制御端子／ＷＥに“Ｈ”を入力する。

［動作モードＭＯＤＥｂにおける外部端子の役割］
図１３～図１５は、動作モードＭＯＤＥｂにおける外部端子の役割を説明するための真理値表である。尚、図１３～図１５において、“Ｚ”は、“Ｈ”及び“Ｌ”いずれが入力されても良い場合を示す。“Ｘ”は、入力される信号が“Ｈ”又は“Ｌ”に固定される場合を示す。“Ｉｎｐｕｔ”は、データの入力を行う場合を示す。“Ｏｕｔｐｕｔ”は、データの出力を行う場合を示す。

上述の通り、動作モードＭＯＤＥｂにおいては、外部制御端子ＣＬＥ，ＡＬＥを、コマンドデータＣｍｄ、アドレスデータＡｄｄ、ステータスデータＳｔｔ、フィーチャデータＦｄ等の入出力に使用する。ここで、図１７等を参照して後述する様に、動作モードＭＯＤＥｂにおいては、これらのデータの入出力等に先立って、入力されるデータ又は出力されるデータの種類等を指定する信号を入力する。以下、この様な信号を、入出力データ選択信号と呼ぶ。動作モードＭＯＤＥｂにおいて、入出力データ選択信号をヘッダと呼び、入出力データ選択信号に続いて入出力されるコマンドデータＣｍｄ、アドレスデータＡｄｄ、ステータスデータＳｔｔ、フィーチャデータＦｄ等をボディと呼んでもよい。また、１つのヘッダ及び１つのボディの組み合わせを、フレームと呼んでも良い。

図１３は、入出力データ選択信号が入力される期間ＦＳｅｌ（図１７）の１サイクル目における外部制御端子の役割を示している。

期間ＦＳｅｌの１サイクル目において、アドレスデータＡｄｄを入力する旨の入出力データ選択信号を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

期間ＦＳｅｌの１サイクル目において、外部制御端子ＣＬＥに“Ｌ”、外部制御端子ＡＬＥに“Ｈ”が入力された場合、期間ＦＳｅｌは１サイクルで終了する。また、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、アドレスデータＡｄｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、アドレスレジスタＡＤＲ（図４）に転送される。

期間ＦＳｅｌの１サイクル目において、コマンドデータＣｍｄを入力する旨の入出力データ選択信号を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

期間ＦＳｅｌの１サイクル目において、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｌ”が入力された場合、期間ＦＳｅｌは１サイクルで終了する。また、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、コマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、コマンドレジスタＣＭＲ（図４）に転送される。

期間ＦＳｅｌの１サイクル目において、データアウトが開始可能になったことを指示するためのトリガ信号を入力する旨の入出力データ選択信号を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

期間ＦＳｅｌの１サイクル目において、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｈ”が入力された場合、期間ＦＳｅｌは１サイクルで終了する。また、動作対象のアドレスデータが切り替わる。

期間ＦＳｅｌの１サイクル目において、その他の動作を実行する旨の入出力データ選択信号を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

期間ＦＳｅｌの１サイクル目において、外部制御端子ＣＬＥに“Ｌ”、外部制御端子ＡＬＥに“Ｌ”が入力された場合、期間ＦＳｅｌに２サイクル目が追加される。

図１４は、入出力データ選択信号が入力される期間ＦＳｅｌの２サイクル目における外部制御端子の役割を示している。

期間ＦＳｅｌの２サイクル目において、ユーザデータＤａｔ、アドレスデータＡｄｄ及びコマンドデータＣｍｄ以外のデータを入力する旨の入出力データ選択信号を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

ユーザデータＤａｔ、アドレスデータＡｄｄ及びコマンドデータＣｍｄ以外のデータとしては、例えば、ステータスリード又はゲットフィーチャの実行に際してアドレスを指定する場合のアドレスデータが挙げられる。また、セットフィーチャの実行に際して必要なフィーチャデータＦｄが挙げられる。

期間ＦＳｅｌの２サイクル目において、外部制御端子ＣＬＥに“Ｌ”、外部制御端子ＡＬＥに“Ｈ”が入力された場合、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、これよりも前に入力されていたコマンドデータＣｍｄに応じて、アドレスレジスタＡＤＲ（図４）、フィーチャレジスタＦＲ（図４）等に転送される。

期間ＦＳｅｌの２サイクル目において、ユーザデータＤａｔ以外のデータを出力する旨の入出力データ選択信号を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

ユーザデータＤａｔ以外のデータとしては、例えば、ステータスデータＳｔｔ、ゲットフィーチャの実行に応じて出力されるフィーチャデータＦｄ等が挙げられる。

期間ＦＳｅｌの２サイクル目において、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｈ”が入力された場合、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに出力されるデータは、これよりも前に入力されていたコマンドデータＣｍｄに応じて選択され、入出力制御回路Ｉ／Ｏから出力される。

期間ＦＳｅｌの２サイクル目において、その他の動作を実行する旨の入出力データ選択信号を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

尚、期間ＦＳｅｌの間に外部制御端子ＣＬＥ，ＡＬＥに入力された信号は、コマンドレジスタＣＭＲ（図４）、アドレスレジスタＡＤＲ（図４）等に格納されない。また、期間ＦＳｅｌの２サイクル目において、外部制御端子ＣＬＥに“Ｌ”、外部制御端子ＡＬＥに“Ｌ”が入力された場合、期間ＦＳｅｌには、３サイクル目が追加されても良い。

図１５は、ユーザデータＤａｔ以外のデータが入力される期間Ｓ＿Ｉｎ、又は、ユーザデータＤａｔ以外のデータが出力される期間Ｓ＿Ｏｕｔにおける外部制御端子の役割を示している。

期間Ｓ＿ＩｎにおいてユーザデータＤａｔ以外のデータを入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥ，ＡＬＥの電圧を、ユーザデータＤａｔ以外のデータを構成する２ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

尚、動作モードＭＯＤＥｂにおいてユーザデータＤａｔを入力する場合、コントローラダイＣＤは、例えば、データ信号入出力端子ＤＱ＜７：０＞の電圧を、ユーザデータＤａｔを構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子／ＲＥ，ＲＥに“Ｈ，Ｌ”を入力した状態で、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える。この動作は、期間ＦＳｅｌにおいても、期間Ｓ＿Ｉｎ，Ｓ＿Ｏｕｔにおいても、実行可能である。

動作モードＭＯＤＥｂにおいて、データ信号入出力端子ＤＱ＜７：０＞を介して入力されたデータは、ユーザデータＤａｔとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、バスＤＢを介してキャッシュメモリＣＭに転送される。

期間Ｓ＿ＯｕｔにおいてユーザデータＤａｔ以外のデータを出力する場合、コントローラダイＣＤは、例えば、外部制御端子／ＷＥの入力信号を立ち下げる。これに伴い、外部制御端子ＣＬＥ，ＡＬＥから、ユーザデータＤａｔ以外のデータを構成する２ビットのデータが出力される。

期間Ｓ＿Ｉｎ，Ｓ＿ＯｕｔにおいてメモリダイＭＤをスタンバイ状態とする場合、コントローラダイＣＤは、例えば、外部制御端子／ＣＥに“Ｈ”を入力する。

期間Ｓ＿Ｉｎ，Ｓ＿ＯｕｔにおいてメモリダイＭＤをバスアイドル状態とする場合、コントローラダイＣＤは、例えば、外部制御端子／ＷＥに“Ｈ”を入力する。

［各モードにおける信号入出力の例］
図１６及び図１７は、第１実施形態に係るメモリダイＭＤの動作について説明するための模式的な波形図である。

図１６は、動作モードＭＯＤＥａにおいてコマンドデータＣｍｄ及びアドレスデータＡｄｄを入力する際の波形を示している。図１６の例では、タイミングｔ１０１において、コントローラダイＣＤがメモリダイＭＤに、コマンドデータＣｍｄを入力している。また、タイミングｔ１０２において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。尚、図示の例では、タイミングｔ１０２～ｔ１０３において、アドレスデータＡｄｄを構成する８ビット×５サイクルのデータが入力されているが、サイクル数は５より少なくても多くても良い。また、タイミングｔ１０３において、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＣｍｄを入力している。また、タイミングｔ１０４において、外部制御端子／ＷＥに入力される信号の立ち上がりエッジに対応してコマンドデータＣｍｄが受け付けられる。これにより、読出動作等の動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。なお、コマンドデータＣｍｄが受け付けられてから端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がるまでに、若干の遅れがある場合がある。

図１７は、動作モードＭＯＤＥｂにおいてコマンドデータＣｍｄ及びアドレスデータＡｄｄを入力する際の波形を示している。図１７の例では、外部制御端子／ＷＥに、略一定のペースで“Ｌ”及び“Ｈ”が入力されている。また、外部制御端子／ＷＥの入力信号が一度立ち下がってからもう一度立ち下がるまでの期間を１サイクルとした場合、図１７には、１サイクルの期間ＦＳｅｌと、４サイクルの期間Ｓ＿Ｉｎと、を例示している。

図１７の例では、タイミングｔ１５１～ｔ１５２の期間ＦＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤに、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ１５２～ｔ１５３の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＣｍｄを入力している。

ここで、図１７の例では、期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤに、８ビットのコマンドデータＣｍｄを、４サイクルに分けて２ビットずつ入力している。例えば、８ビットのコマンドデータＣｍｄを、ビット“７”～“０”とする。まず、１サイクル目のデータ入力では、ビット“７”，“６”に応じて、外部制御端子ＣＬＥ，ＡＬＥの電圧を“Ｈ”又は“Ｌ”に設定した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。２サイクル目～４サイクル目のデータ入力でも同様に、ビット“５”，“４”、ビット“３”，“２”、及びビット“１”，“０”、に応じて、それぞれ外部制御端子ＣＬＥ，ＡＬＥの電圧を“Ｈ”又は“Ｌ”に設定した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

また、タイミングｔ１５３～ｔ１５４の期間ＦＳｅｌにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ１５４～ｔ１５５の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。

ここで、図１７の例では、期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤに、アドレスデータＡｄｄを構成する８ビットのデータを、４サイクルに分けて２ビットずつ入力している。

尚、図示を省略しているが、タイミングｔ１５５～ｔ１５６においても同様に、アドレスデータＡｄｄを構成するデータを、２ビットずつ入力している。

また、タイミングｔ１５６～ｔ１５７の期間ＦＳｅｌにおいて、タイミングｔ１５１～ｔ１５２と同様に、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ１５７～ｔ１５８の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＣｍｄを入力している。また、タイミングｔ１５８より少し前であって、外部制御端子／ＷＥに入力される信号の立ち上がりエッジのタイミングにおいては、読出動作等の動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。

［動作］
次に、メモリダイＭＤの動作について説明する。

メモリダイＭＤは、読出動作を実行可能に構成されている。読出動作は、センスアンプモジュールＳＡＭ（図４）によってメモリセルアレイＭＣＡからユーザデータＤａｔを読み出し、読み出したユーザデータＤａｔをラッチ回路ＸＤＬ（図４）に転送する動作である。読出動作において、メモリセルアレイＭＣＡから読み出されたユーザデータＤａｔは、ビット線ＢＬ、センスアンプモジュールＳＡＭを介してラッチ回路ＸＤＬに転送される。

また、メモリダイＭＤは、データアウトを実行可能に構成されている。データアウトは、ラッチ回路ＸＤＬ（図４）に含まれるユーザデータＤａｔをコントローラダイＣＤ（図１）に出力する動作である。データアウトにおいて、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、図７を参照して説明したカラムデコーダＣＯＬＤ、マルチプレクサＭＰＸ、バス配線ＤＢ、及び、入出力制御回路Ｉ／Ｏを介して、コントローラダイＣＤに出力される。

また、メモリダイＭＤは、ステータスリード（ステータス情報出力動作）を実行可能に構成されている。ステータスリードは、ステータスレジスタＳＴＲ（図４）に含まれるステータスデータＳｔｔをコントローラダイＣＤ（図１）に出力する動作である。ステータスリードにおいて、ステータスレジスタＳＴＲに含まれるステータスデータＳｔｔは、入出力制御回路Ｉ／Ｏ又は論理回路ＣＴＲを介して、コントローラダイＣＤに出力される。

また、メモリダイＭＤは、ゲットフィーチャ（特性情報出力動作）を実行可能に構成されている。ゲットフィーチャは、フィーチャレジスタＦＲ（図４）に含まれるフィーチャデータＦｄをコントローラダイＣＤ（図１）に出力する動作である。ゲットフィーチャにおいて、フィーチャレジスタＦＲに含まれるフィーチャデータＦｄは、入出力制御回路Ｉ／Ｏ又は論理回路ＣＴＲを介して、コントローラダイＣＤに出力される。

また、メモリダイＭＤは、セットフィーチャを実行可能に構成されている。セットフィーチャは、フィーチャレジスタＦＲ（図４）にフィーチャデータＦｄを入力する動作である。セットフィーチャにおいては、入出力制御回路Ｉ／Ｏ又は論理回路ＣＴＲを介して、コントローラダイＣＤからフィーチャレジスタＦＲに、フィーチャデータＦｄが入力される。

［動作モードＭＯＤＥａにおける読出動作及びデータアウト］
図１８は、動作モードＭＯＤＥａにおいて読出動作及びデータアウトを実行する場合の様子を示す模式的な波形図である。図１８の例では、メモリダイＭＤが動作モードＭＯＤＥａに設定されている。

図１８の例では、まず、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。コマンドデータ“００ｈ”は、読出動作を指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。コマンドデータ“３０ｈ”は、読出動作を指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。

コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”の入力に伴い、読出動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。また、ユーザデータＤａｔがラッチ回路ＸＤＬに転送される。また、読出動作が終了したタイミングで、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。

次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。コマンドデータ“０５ｈ”は、データアウトを指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。コマンドデータ“Ｅ０ｈ”は、データアウトを指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。

コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”の入力に伴い、所定の待機時間後、コントローラダイＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、データアウトが開始され、ユーザデータＤａｔがデータ信号入出力端子ＤＱを介して出力されている。

図１９は、動作モードＭＯＤＥａにおいて読出動作及びデータアウトを実行する場合の他の様子を示す模式的な波形図である。図１９の例では、メモリダイＭＤが動作モードＭＯＤＥａに設定されている。

図１９の例では、まず、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。

コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”の入力に伴い、プレーンＰＬＮ０に対して読出動作が開始され、ユーザデータＤａｔがラッチ回路ＸＤＬ０に転送される。

次に、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ１（図４）の情報を含む。

コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”の入力に伴い、プレーンＰＬＮ１に対して読出動作が開始され、ユーザデータＤａｔがラッチ回路ＸＤＬ１に転送される。

次に、コマンドデータ“７０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して入力されている。コマンドデータ“７０ｈ”は、ステータスリードを指示するコマンドデータＣｍｄである。コマンドデータ“７０ｈ”の入力に伴い、ステータスリードが行われ、ステータスデータＳｔｔがデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。

次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウトの対象となるプレーンＰＬＮ０（図４）の情報を含む。

コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”の入力に伴い、所定の待機時間後、コントローラダイＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、プレーンＰＬＮ０に対してデータアウトが開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。

プレーンＰＬＮ０に対するデータアウトの終了後、コマンドデータ“７０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して入力されている。コマンドデータ“７０ｈ”の入力に伴い、再度ステータスリードが行われ、ステータスデータＳｔｔがデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。

次に、ＰＬＮ０に対するデータアウトと同様に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、データ信号入出力端子ＤＱ＜７：０＞を介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウトの対象となるプレーンＰＬＮ１（図４）の情報を含む。

所定の時間の経過後、コントローラダイＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、プレーンＰＬＮ１に対してデータアウトが開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。

［動作モードＭＯＤＥｂにおける読出動作及びデータアウト］
図２０は、動作モードＭＯＤＥｂにおいて読出動作及びデータアウトを実行する場合の様子を示す模式的な波形図である。図２０の例では、メモリダイＭＤが動作モードＭＯＤＥｂに設定されている。

図２０の例では、まず、コマンドデータ“００ｈ”を含むコマンドセットが、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。次に、コマンドデータ“０５ｈ”を含むコマンドセットが、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。尚、動作モードＭＯＤＥｂにおいては、データ信号入出力端子ＤＱ＜７：０＞を介したデータの入出力と、外部制御端子ＣＬＥ，ＡＬＥを介したデータの入出力とを、独立したタイミングで実行可能である。例えば、図２０の例では、これらのコマンドセットの入力が、データアウトの実行中に（外部制御端子／ＲＥ，ＲＥの入力信号がトグルする期間中に）行われている。

図２１は、動作モードＭＯＤＥｂにおいて読出動作及びデータアウトを実行する場合の他の様子を示す模式的な波形図である。図２１の例では、メモリダイＭＤが動作モードＭＯＤＥｂに設定されている。

図２１の例では、まず、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及び、コマンドデータ“３０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ０（図４）の情報を含む。

次に、コマンドデータ“００ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“３０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このコマンドセットに含まれるアドレスデータＡｄｄは、上記プレーンアドレスとして、読出動作の対象となるプレーンＰＬＮ１（図４）の情報を含む。

次に、コマンドデータ“７０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。コマンドデータ“７０ｈ”の入力に伴い、ステータスリードが行われ、ステータスデータＳｔｔが外部制御端子ＣＬＥ，ＡＬＥを介して出力される。

次に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウトの対象となるプレーンＰＬＮ０（図４）の情報を含む。

所定の待機時間後、プレーンＰＬＮ０に対してデータアウトが開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。

また、図２１の例では、プレーンＰＬＮ０に対するデータアウトが行われている間に、コマンドデータ“７０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。コマンドデータ“７０ｈ”の入力に伴い、ステータスリードが行われる。図示の例では、プレーンＰＬＮ０に対するデータアウトの実行中に、ステータスデータＳｔｔが、外部制御端子ＣＬＥ，ＡＬＥを介して出力されている。

また、図２１の例では、プレーンＰＬＮ０に対するデータアウトが行われている間に、コマンドデータ“０５ｈ”、アドレスデータＡｄｄ、及びコマンドデータ“Ｅ０ｈ”が、外部制御端子ＣＬＥ，ＡＬＥを介して順次入力されている。このアドレスデータＡｄｄは、上記プレーンアドレスとして、データアウトの対象となるプレーンＰＬＮ１（図４）のアドレス等を含む。

ここで、動作モードＭＯＤＥｂにおいては、動作モードＭＯＤＥａと異なり、データ出力タイミング調整部ＴＣＴ（図４）が、プレーンＰＬＮ１に対するデータアウトの開始のタイミングを調整する。プレーンＰＬＮ０に対するデータアウトの終了後、データ出力タイミング調整部ＴＣＴが発する内部信号に応じて、プレーンＰＬＮ１に対してデータアウトが開始され、ユーザデータ“ＤａｔａＯｕｔ”がデータ信号入出力端子ＤＱ＜７：０＞を介して出力される。

図２２は、動作モードＭＯＤＥｂにおいて読出動作及びデータアウトを実行する場合の他の様子を示す模式的な波形図である。図２２の例では、メモリダイＭＤが動作モードＭＯＤＥｂに設定されている。ここでは、図２及び図３に示すような複数のメモリダイＭＤにそれぞれ読出動作及びデータアウトが実行される場合を例にあげて説明する。

上述の通り、第１実施形態に係る半導体記憶装置としてのメモリダイＭＤは、データアウトを指示された後、コントローラダイＣＤからトリガ信号を受信することによって、外部制御端子／ＲＥ，ＲＥにおける入力信号の切り替え（トグル）に対応してデータアウトを実行可能となる様に構成されている。例えば、図２２の例では、メモリダイＭＤ０に対するデータアウトの実行中に、メモリダイＭＤ１に対するデータアウトが指示されている。この時点では、メモリダイＭＤ０は、外部制御端子／ＲＥ，ＲＥにおける入力信号の切り替え（トグル）に対してデータアウトを実行している。これに対して、メモリダイＭＤ１はデータアウトを指示された後、コントローラダイＣＤからトリガ信号を受信するまでは、外部制御端子／ＲＥ，ＲＥにおける入力信号が切り替えられても（トグルされても）データアウトを開始しない。従って、共通に接続されているメモリダイＭＤ０及びメモリダイＭＤ１においてデータアウトが衝突することが回避されている。コントローラダイＣＤは、メモリダイＭＤ０からのデータアウトが終了したことを検出した後に、共通に接続されているメモリダイＭＤ０およびメモリダイＭＤ１に、トリガ信号を入力している。即ち、図１３を参照して説明した様に、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｈ”を入力している。これに伴い、図２２に示すように、メモリダイＭＤ１からのデータアウトが開始されている。

［動作モードＭＯＤＥａにおけるステータスリード］
図２３は、動作モードＭＯＤＥａにおいてステータスリードを実行する際の波形を示している。図２３の例では、タイミングｔ２０１において、コントローラダイＣＤがメモリダイＭＤに、コマンドデータ７０ｈを入力している。また、タイミングｔ２０２において、ステータスデータＳｔｔが出力されている。

［動作モードＭＯＤＥｂにおけるステータスリード］
図２４は、動作モードＭＯＤＥｂにおいてステータスリードを実行する際の波形を示している。

図２４の例では、タイミングｔ２５１～ｔ２５２の期間ＦＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤに、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ２５２～ｔ２５３の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、コマンドデータ７０ｈを入力している。

尚、図２４の例では、期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤに、８ビットのコマンドデータ７０ｈを、４サイクルに分けて２ビットずつ入力している。

また、タイミングｔ２５３～ｔ２５４の期間ＦＳｅｌにおいて、コントローラダイＣＤはメモリダイＭＤに、データの出力を指定する入出力データ選択信号を入力している。

また、タイミングｔ２５４～ｔ２５５の期間Ｓ＿Ｏｕｔにおいて、メモリダイＭＤはコントローラダイＣＤに、ステータスデータＳｔｔを出力している。

［動作モードＭＯＤＥａにおける他のステータスリード］
図２５は、動作モードＭＯＤＥａにおいて他のステータスリードを実行する際の波形を示している。図２５の例では、タイミングｔ３０１において、コントローラダイＣＤがメモリダイＭＤに、コマンドデータ７８ｈを入力している。コマンドデータ“７８ｈ”は、他のステータスリードを指示するコマンドデータＣｍｄである。また、タイミングｔ３０２において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。尚、図示の例では、タイミングｔ３０２以降において、アドレスデータＡｄｄを構成する８ビット×３サイクルのデータが入力されているが、サイクル数は３より少なくても多くても良い。また、タイミングｔ３０３において、ステータスデータＳｔｔが出力されている。

［動作モードＭＯＤＥｂにおける他のステータスリード］
図２６は、動作モードＭＯＤＥｂにおいて他のステータスリードを実行する際の波形を示している。

図２６の例では、タイミングｔ３５１～ｔ３５２の期間ＦＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤに、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ３５２～ｔ３５３の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、コマンドデータ７８ｈを入力している。

尚、図２６の例では、期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤに、８ビットのコマンドデータ７８ｈを、４サイクルに分けて２ビットずつ入力している。

また、タイミングｔ３５３～ｔ３５４の期間ＦＳｅｌにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ３５４～ｔ３５５の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。

以下同様に、タイミングｔ３５５～ｔ３５６の期間ＦＳｅｌ、及び、タイミングｔ３５７～ｔ３５８の期間ＦＳｅｌにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ３５６～ｔ３５７の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。

［動作モードＭＯＤＥａにおけるゲットフィーチャ］
図２７は、動作モードＭＯＤＥａにおいてゲットフィーチャを実行する際の波形を示している。図２７の例では、タイミングｔ４０１において、コントローラダイＣＤがメモリダイＭＤに、コマンドデータＥＥｈを入力している。コマンドデータ“ＥＥｈ”は、ゲットフィーチャを指示するコマンドデータＣｍｄである。また、タイミングｔ４０２において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。尚、図示の例では、タイミングｔ４０２以降において、アドレスデータＡｄｄを構成する８ビット×３サイクルのデータが入力されているが、サイクル数は３より少なくても多くても良い。また、タイミングｔ４０３において、外部制御端子／ＷＥに入力される信号の立ち上がりエッジに対応して、ゲットフィーチャが開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。また、タイミングｔ４０４において、ゲットフィーチャが終了し、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。また、タイミングｔ４０５において、フィーチャデータＦｄが出力されている。

［動作モードＭＯＤＥｂにおけるステータスリード］
図２８は、動作モードＭＯＤＥｂにおいてステータスリードを実行する際の波形を示している。

図２８の例では、タイミングｔ４５１～ｔ４５２の期間ＦＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤに、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ４５２～ｔ４５３の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＥＥｈを入力している。

尚、図２８の例では、期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤに、８ビットのコマンドデータＥＥｈを、４サイクルに分けて２ビットずつ入力している。

また、タイミングｔ４５３～ｔ４５４の期間ＦＳｅｌにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ４５４～ｔ４５５の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。

以下同様に、タイミングｔ４５５～ｔ４５６の期間ＦＳｅｌ、及び、タイミングｔ４５７～ｔ４５８の期間ＦＳｅｌにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ４５６～ｔ４５７の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。

［動作モードＭＯＤＥａにおけるセットフィーチャ］
図２９は、動作モードＭＯＤＥａにおいてセットフィーチャを実行する際の波形を示している。図２９の例では、タイミングｔ５０１において、コントローラダイＣＤがメモリダイＭＤに、コマンドデータＥＦｈを入力している。コマンドデータ“ＥＦｈ”は、セットフィーチャを指示するコマンドデータＣｍｄである。また、タイミングｔ５０２において、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。尚、図示の例では、タイミングｔ５０２以降において、アドレスデータＡｄｄを構成する８ビット×３サイクルのデータが入力されているが、サイクル数は３より少なくても多くても良い。また、タイミングｔ５０３において、コントローラダイＣＤはメモリダイＭＤに、フィーチャデータＦｄを入力している。また、タイミングｔ５０４においてセットフィーチャが開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。

［動作モードＭＯＤＥｂにおけるセットフィーチャ］
図３０は、動作モードＭＯＤＥｂにおいてセットフィーチャを実行する際の波形を示している。

図３０の例では、タイミングｔ５５１～ｔ５５２の期間ＦＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤに、コマンドデータＣｍｄの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ５５２～ｔ５５３の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、コマンドデータＥＦｈを入力している。

尚、図３０の例では、期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤに、８ビットのコマンドデータＥＦｈを、４サイクルに分けて２ビットずつ入力している。

また、タイミングｔ５５３～ｔ５５４の期間ＦＳｅｌにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ５５４～ｔ５５５の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。

以下同様に、タイミングｔ５５５～ｔ５５６の期間ＦＳｅｌにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ５５６以降の期間Ｓ＿Ｉｎ、及び、タイミングｔ５５７までの期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄを入力している。

また、タイミングｔ５５７～ｔ５５８の期間ＦＳｅｌにおいて、コントローラダイＣＤはメモリダイＭＤに、データの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ５５８～ｔ５５９の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、フィーチャデータＦｄを入力している。

以下同様に、タイミングｔ５５９～ｔ５６０の期間ＦＳｅｌにおいて、コントローラダイＣＤはメモリダイＭＤに、データの入力を指定する入出力データ選択信号を入力している。

また、タイミングｔ５６０以降の期間Ｓ＿Ｉｎ、及び、タイミングｔ５６１までの期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤはメモリダイＭＤに、フィーチャデータＦｄを入力している。

［効果］
図１０等を参照して説明した様に、動作モードＭＯＤＥａでは、データ信号入出力端子ＤＱ＜７：０＞を、ユーザデータＤａｔの入出力に加えて、コマンドデータＣｍｄ、アドレスデータＡｄｄ等、ユーザデータＤａｔ以外のデータの入出力に使用する。従って、例えば図１９を参照して説明した様に、プレーンＰＬＮ０及びプレーンＰＬＮ１に対して連続して読出動作及びデータアウトを実行する場合に、プレーンＰＬＮ０に対するデータアウトが終了した後でなければ、プレーンＰＬＮ１に対してデータアウトを実行する旨のコマンドセットを入力することが出来ない場合がある。

ここで、本実施形態に係る半導体記憶装置は、動作モードＭＯＤＥｂにおいて動作させることが可能である。動作モードＭＯＤＥｂでは、上述の通り、データ信号入出力端子ＤＱ＜７：０＞を介したデータアウトが行われている間にも、外部制御端子ＣＬＥ，ＡＬＥを介してコマンドデータＣｍｄ及びアドレスデータＡｄｄの入力を行うことができる。従って、例えば図２１を参照して説明した様に、プレーンＰＬＮ０及びプレーンＰＬＮ１に対して連続して読出動作及びデータアウトを実行する場合に、プレーンＰＬＮ０に対するデータアウトの実行中であっても、プレーンＰＬＮ１に対してデータアウトを実行する旨のコマンドセットを入力することが可能である。これにより、メモリダイＭＤへのコマンドセットの入力に要する時間を削減して、半導体記憶装置の動作の高速化を実現することが可能である。

また、図１３、図１４等を参照して説明した様に、本実施形態に係る半導体記憶装置においては、期間ＦＳｅｌの１サイクル目で外部制御端子ＣＬＥ，ＡＬＥに“Ｌ，Ｈ”，“Ｈ，Ｌ”，“Ｈ，Ｈ”のいずれかが入力された場合には期間ＦＳｅｌを１サイクルで終了する。また、期間ＦＳｅｌの１サイクル目で外部制御端子ＣＬＥ，ＡＬＥに“Ｌ，Ｌ”が入力された場合には、期間ＦＳｅｌに２サイクル目を追加し、更に他の動作を指定可能としている。これにより、一部の機能については高速な動作を可能としつつ、好適に動作を指定することが可能となる。

例えば、本実施形態に係る半導体記憶装置によれば、図３１に例示する様に、データアウトの実行中に、セットフィーチャ、ゲットフィーチャ等の動作を実行することも可能である。

［第１実施形態に係るメモリダイＭＤに適用可能なデシリアライザ］
第１実施形態に係るメモリダイＭＤにおいては、動作モードＭＯＤＥａ，ＭＯＤＥｂのいずれが選択されているかに応じて、データ信号入出力端子ＤＱ＜７：０＞、外部制御端子ＣＬＥ，ＡＬＥ等の機能が変化する。以下、図３２～図３６を参照して、この様な機能を有する回路を例示する。図３２は、この様な回路の一例について説明するための模式的なフローチャートである。図３３、図３５及び図３６は、この様な回路の他の例について説明するための模式的な回路図である。図３４は、図３３に示す回路の動作方法について説明するための模式的な波形図である。

図３２に対応する回路は、例えば、ステートマシン等によって実現されても良い。この回路は、例えば、外部制御端子ＣＬＥ，ＡＬＥに入力された信号を、入出力データ選択信号の一部として保持する（ステップＳ１０１）。次に、外部制御端子ＣＬＥ，ＡＬＥが“Ｌ，Ｌ”であるか否かを判定する（ステップＳ１０２）。外部制御端子ＣＬＥ，ＡＬＥが“Ｌ，Ｌ”であった場合には、ステップＳ１０１に戻る。外部制御端子ＣＬＥ，ＡＬＥが“Ｌ，Ｌ”でなかった場合には、変数ｃｎｔを０に設定して、ステップＳ１０３に進む。次に、外部制御端子ＣＬＥ，ＡＬＥに入力された信号を、ユーザデータＤａｔ以外のデータの一部として保持する（ステップＳ１０３）。次に、変数ｃｎｔが４より小さいか否かを判定する（ステップＳ１０４）。変数ｃｎｔが４より小さかった場合には、変数ｃｎｔに１を加算して、ステップＳ１０３に戻る。変数ｃｎｔが４より小さくなかった場合には、ステップＳ１０１に戻る。

図３３には、データ信号入出力端子ＤＱ＜７：０＞と、外部制御端子ＣＬＥ，ＡＬＥ，／ＷＥと、これらに接続された回路部２００と、を例示している。

回路部２００は、例えば、ラッチ回路２１０と、マルチプレクサ２２０，２３０と、デシリアライザ３００と、を含む。

ラッチ回路２１０は、コマンドレジスタＣＭＲ、アドレスレジスタＡＤＲ、又は、フィーチャレジスタＦＲに含まれるラッチ回路である。例えば、ラッチ回路２１０は、コマンドレジスタＣＭＲに対応して複数設けられる。これら複数のラッチ回路２１０は、使用可能なコマンドデータＣｍｄと同数だけ設けられても良い。また、ラッチ回路２１０は、アドレスレジスタＡＤＲに対応して複数設けられる。これら複数のラッチ回路２１０は、保持可能なアドレスデータＡｄｄの数と、アドレスデータＡｄｄのビット数と、の積だけ設けられても良い。また、ラッチ回路２１０は、フィーチャレジスタＦＲに対応して複数設けられても良い。図示の例において、ラッチ回路２１０は、入力されたコマンドデータＣｍｄに対応して１ビットのデータを保持する。ラッチ回路２１０は、データ入力端子が論理回路を介してマルチプレクサ２２０の出力端子ＤＩＮｈ＜７：０＞，ＣＬＥｈ，ＡＬＥｈに接続され、クロック入力端子がマルチプレクサ２３０の出力端子／ＷＥｈ´に接続されている。

マルチプレクサ２２０，２３０のそれぞれの選択制御端子には、選択信号ＳｅｒｉａｌＣＡが入力されている。選択信号ＳｅｒｉａｌＣＡは、動作モードＭＯＤＥａが選択されている場合には“０”の状態となり、動作モードＭＯＤＥｂが選択されている場合には“１”の状態となる。

マルチプレクサ２２０は、１０本の出力端子ＤＩＮｈ＜７：０＞，ＣＬＥｈ，ＡＬＥｈを備える。これら１０本の出力端子のうち、８本の出力端子ＤＩＮｈ＜７：０＞は、ユーザデータＤａｔ以外のデータを構成するデータに対応する。また、残りの２本の出力端子ＣＬＥｈ，ＡＬＥｈは、外部制御端子ＣＬＥ，ＡＬＥの入力信号に対応する。

また、マルチプレクサ２２０は、選択信号ＳｅｒｉａｌＣＡが“０”の状態である時に選択される１０本の入力端子と、選択信号ＳｅｒｉａｌＣＡが“１”の状態である時に選択される１０本の入力端子と、を備える。“０”の状態に対応する１０本の入力端子のうちの８本は、データ信号入出力端子ＤＱ＜７：０＞に接続される。残りの２本は、外部制御端子ＣＬＥ，ＡＬＥに接続される。“１”の状態に対応する１０本の入力端子は、デシリアライザ３００の出力端子に接続される。

マルチプレクサ２３０は、１本の出力端子／ＷＥｈ´を備える。また、マルチプレクサ２３０は、選択信号ＳｅｒｉａｌＣＡが“１”の状態である時に選択される１本の入力端子／ＷＥｈと、選択信号ＳｅｒｉａｌＣＡが“０”の状態である時に選択される１本の入力端子と、を備える。“１”の状態に対応する入力端子／ＷＥｈは、デシリアライザ３００の出力端子に接続される。“０”の状態に対応する入力端子は、外部制御端子／ＷＥに接続される。

デシリアライザ３００は、マルチプレクサ２２０に接続された１０本の出力端子を備える。デシリアライザ３００は、外部制御端子ＣＬＥ，ＡＬＥから４サイクルにわたって２ビットずつ入力されたデータを８ビットのデータに変換し、この８ビットのデータがコマンドデータＣｍｄであるかアドレスデータＡｄｄであるかを示す２ビットのデータを付加して、１０ビットのデータを生成する。また、デシリアライザ３００は、この１０ビットのデータを、１０本の出力端子を介してマルチプレクサ２２０に出力する。この１０ビットのデータは、例えば、期間ＦＳｅｌの開始のタイミングで切り替わっても良い。

また、デシリアライザ３００は、マルチプレクサ２３０に接続された１本の出力端子を備える。デシリアライザ３００は、外部制御端子／ＷＥから入力される複数サイクルのデータのうち、１サイクル目のデータが入力されてから２サイクル目のデータが入力されるまでの間（期間ＦＳｅｌの１サイクル目の間）、マルチプレクサ２３０の入力端子／ＷＥｈに“Ｌ”を出力する。また、それ以外の期間では、マルチプレクサ２３０の入力端子／ＷＥｈに“Ｈ”を出力する。

動作モードＭＯＤＥａにおいては、データ信号入出力端子ＤＱ＜７：０＞を介して入力された８ビットのデータが、マルチプレクサ２２０の出力端子ＤＩＮｈ＜７：０＞を介して論理回路に入力される。また、外部制御端子ＣＬＥ，ＡＬＥを介して入力されたイネーブル信号が、マルチプレクサ２２０の出力端子ＣＬＥｈ，ＡＬＥｈを介して論理回路に入力される。例えば、データ信号入出力端子ＤＱ＜７：０＞を介して入力された８ビットのデータがコマンドデータ“０５ｈ”であり、且つ、外部制御端子ＣＬＥ，ＡＬＥの入力信号が“Ｈ，Ｌ”である場合には、コマンドデータ“０５ｈ”に対応する論理回路の出力信号が“Ｈ”となる。それ以外の場合には、コマンドデータ“０５ｈ”に対応する論理回路の出力信号が“Ｌ”となる。

また、動作モードＭＯＤＥａにおいては、外部制御端子／ＷＥから入力された信号が、マルチプレクサ２３０の出力端子／ＷＥｈ´から出力され、ラッチ回路２１０のクロック入力端子へ入力される。

動作モードＭＯＤＥｂにおいては、外部制御端子ＣＬＥ，ＡＬＥを介して入力された２ビット×複数サイクル（例えば、５サイクル又は６サイクル）のデータが、デシリアライザ３００によって複数ビット（例えば、１０ビット又は１２ビット）のデータに変換される。また、これら複数ビットのデータのうちの１０ビットのデータが、マルチプレクサ２２０の入力端子に入力される。これらのデータ及び信号はマルチプレクサ２２０の出力端子ＤＩＮｈ＜７：０＞，ＣＬＥｈ，ＡＬＥｈを介して論理回路に入力される。例えば、期間ＦＳｅｌにおいて外部制御端子ＣＬＥ，ＡＬＥから“Ｈ，Ｌ”が入力されており、且つ、期間Ｓ＿Ｉｎにおいて外部制御端子ＣＬＥ，ＡＬＥからコマンドデータ“０５ｈ”が入力されていた場合、コマンドデータ“０５ｈ”に対応する論理回路の出力信号が“Ｈ”となる。それ以外の場合には、コマンドデータ“０５ｈ”に対応する論理回路の出力信号が“Ｌ”となる。また、例えば図３４に例示する様に、動作モードＭＯＤＥｂにおいて、デシリアライザ３００は、期間ＦＳｅｌ又は期間Ｓ＿Ｉｎ，Ｓ＿Ｏｕｔに含まれる複数のサイクルのうちのいずれか一つのサイクルにおいて／ＷＥｈを“Ｈ”状態とし、その他のサイクルにおいて／ＷＥｈを“Ｌ”状態とする。

また、動作モードＭＯＤＥｂにおいては、マルチプレクサ２３０の入力端子／ＷＥｈに入力された信号が、マルチプレクサ２３０の出力端子／ＷＥｈ´から出力され、ラッチ回路２１０のクロック入力端子へ入力される。

図３５及び図３６は、デシリアライザ３００の一部の構成を示す模式的な回路図である。デシリアライザ３００は、図３５に示す様な回路部３１０と、図３６に示す様な回路部３２０と、を含む。

図３５に示す様に、回路部３１０は、７つのＤフリップフロップ３１１と、１つのＤラッチ回路３１２と、を備える。

１つ目のＤフリップフロップ３１１の出力端子は、スイッチ回路３１５を介して、２つ目及び４つ目のＤフリップフロップ３１１のデータ入力端子に接続されている。このスイッチ回路３１５は、外部制御端子ＣＬＥ，ＡＬＥが“Ｌ，Ｌ”である場合に１つ目のＤフリップフロップ３１１の出力信号を２つ目のＤフリップフロップ３１１のデータ入力端子に転送する。また、それ以外の場合に、１つ目のＤフリップフロップ３１１の出力信号を４つ目のＤフリップフロップ３１１のデータ入力端子に転送する。

２つ目のＤフリップフロップ３１１の出力端子は、スイッチ回路３１５を介して、３つ目及び４つ目のＤフリップフロップ３１１のデータ入力端子に接続されている。このスイッチ回路３１５は、外部制御端子ＣＬＥ，ＡＬＥが“Ｌ，Ｌ”である場合に２つ目のＤフリップフロップ３１１の出力信号を３つ目のＤフリップフロップ３１１のデータ入力端子に転送する。また、それ以外の場合に、２つ目のＤフリップフロップ３１１の出力信号を４つ目のＤフリップフロップ３１１のデータ入力端子に転送する。

３つ目のＤフリップフロップ３１１の出力端子は、４つ目のＤフリップフロップ３１１のデータ入力端子に接続されている。同様に、４つ目～６つ目のＤフリップフロップ３１１の出力端子は、それぞれ、５つ目～７つ目のＤフリップフロップ３１１のデータ入力端子に接続されている。７つ目のＤフリップフロップ３１１の出力端子は、Ｄラッチ回路３１２のデータ入力端子に接続されている。Ｄラッチ回路３１２の出力端子は、１つ目のＤフリップフロップ３１１のデータ入力端子に接続されている。また、これら７つのＤフリップフロップ３１１と、１つのＤラッチ回路３１２と、のクロック入力端子は、外部制御端子／ＷＥに接続されている。

また、回路部３１０は、７つのＤラッチ回路３１３と、７つのＡＮＤ回路３１４と、を備える。７つのＤラッチ回路３１３のデータ入力端子は、それぞれ、７つのＤフリップフロップ３１１の出力端子に接続されている。また、７つのＤラッチ回路３１３のクロック入力端子には、外部制御端子／ＷＥの反転信号が入力されている。７つのＡＮＤ回路３１４の一方の入力端子は、それぞれ、７つのＤラッチ回路３１３の出力端子に接続されている。７つのＡＮＤ回路３１４の他方の入力端子は、それぞれ、外部制御端子／ＷＥに接続されている。尚、図３５の例では、これら７つのＡＮＤ回路３１４のうち、１つ目～３つ目の出力端子を、出力端子ＷＥ１＿１～ＷＥ１＿３として示している。また、４つ目～６つ目の出力端子を、出力端子ＷＥ２～ＷＥ４として示している。残りの１つの出力端子は、上記マルチプレクサ２３０（図３３）の入力端子／ＷＥｈに接続されている。

ここで、７つのＤフリップフロップ３１１に保持されるデータの初期値を０とし、Ｄラッチ回路３１２に保持されるデータの初期値を１とする。

Ｄラッチ回路３１２の出力信号が“Ｈ”である状態で外部制御端子／ＷＥに“Ｈ”を入力すると、出力端子ＷＥ１＿１の信号が“Ｈ”状態となり、出力端子ＷＥ１＿２，ＷＥ１＿３，ＷＥ２，ＷＥ３，ＷＥ４の信号、及び、Ｄラッチ回路３１２の出力信号が“Ｌ”状態となる。

出力端子ＷＥ１＿１の信号が“Ｈ”であり、且つ、外部制御端子ＣＬＥ，ＡＬＥの信号が“Ｌ，Ｌ”である状態で外部制御端子／ＷＥに“Ｈ”を入力すると、出力端子ＷＥ１＿２の信号が“Ｈ”状態となり、出力端子ＷＥ１＿１，ＷＥ１＿３，ＷＥ２，ＷＥ３，ＷＥ４の信号、及び、Ｄラッチ回路３１２の出力信号が“Ｌ”状態となる。

出力端子ＷＥ１＿１の信号が“Ｈ”であり、且つ、外部制御端子ＣＬＥ，ＡＬＥの信号が“Ｌ，Ｈ”，“Ｈ，Ｌ”又は“Ｈ，Ｈ”である状態で外部制御端子／ＷＥに“Ｈ”を入力すると、出力端子ＷＥ２の信号が“Ｈ”状態となり、出力端子ＷＥ１＿１，ＷＥ１＿２，ＷＥ１＿３，ＷＥ３，ＷＥ４の信号、及び、Ｄラッチ回路３１２の出力信号が“Ｌ”状態となる。

出力端子ＷＥ１＿２の信号が“Ｈ”であり、且つ、外部制御端子ＣＬＥ，ＡＬＥの信号が“Ｌ，Ｌ”である状態で外部制御端子／ＷＥに“Ｈ”を入力すると、出力端子ＷＥ１＿３の信号が“Ｈ”状態となり、出力端子ＷＥ１＿１，ＷＥ１＿２，ＷＥ２，ＷＥ３，ＷＥ４の信号、及び、Ｄラッチ回路３１２の出力信号が“Ｌ”状態となる。

出力端子ＷＥ１＿２の信号が“Ｈ”であり、且つ、外部制御端子ＣＬＥ，ＡＬＥの信号が“Ｌ，Ｈ”，“Ｈ，Ｌ”又は“Ｈ，Ｈ”である状態で外部制御端子／ＷＥに“Ｈ”を入力すると、出力端子ＷＥ２の信号が“Ｈ”状態となり、出力端子ＷＥ１＿１，ＷＥ１＿２，ＷＥ１＿３，ＷＥ３，ＷＥ４の信号、及び、Ｄラッチ回路３１２の出力信号が“Ｌ”状態となる。

出力端子ＷＥ１＿３の信号が“Ｈ”である状態で外部制御端子／ＷＥに“Ｈ”を入力すると、出力端子ＷＥ２の信号が“Ｈ”状態となり、出力端子ＷＥ１＿１，ＷＥ１＿２，ＷＥ１＿３，ＷＥ３，ＷＥ４の信号、及び、Ｄラッチ回路３１２の出力信号が“Ｌ”状態となる。

出力端子ＷＥ２の信号が“Ｈ”である状態で外部制御端子／ＷＥに“Ｈ”を入力すると、出力端子ＷＥ３の信号が“Ｈ”状態となり、出力端子ＷＥ１＿１，ＷＥ１＿２，ＷＥ１＿３，ＷＥ２，ＷＥ４の信号、及び、Ｄラッチ回路３１２の出力信号が“Ｌ”状態となる。

出力端子ＷＥ３の信号が“Ｈ”である状態で外部制御端子／ＷＥに“Ｈ”を入力すると、出力端子ＷＥ４の信号が“Ｈ”状態となり、出力端子ＷＥ１＿１，ＷＥ１＿２，ＷＥ１＿３，ＷＥ２，ＷＥ３の信号、及び、Ｄラッチ回路３１２の出力信号が“Ｌ”状態となる。

出力端子ＷＥ４の信号が“Ｈ”である状態で外部制御端子／ＷＥに“Ｈ”を入力すると、Ｄラッチ回路３１２の出力信号が“Ｈ”状態となり、出力端子ＷＥ１＿１，ＷＥ１＿２，ＷＥ１＿３，ＷＥ２，ＷＥ３，ＷＥ４の信号が“Ｌ”状態となる。

図３６に示す様に、回路部３２０は、Ｄラッチ回路３２１～Ｄラッチ回路３２６を２つずつ備える。一方のＤラッチ回路３２１～Ｄラッチ回路３２６のデータ入力端子は、外部制御端子ＣＬＥに接続されている。他方のＤラッチ回路３２１～Ｄラッチ回路３２６のデータ入力端子は、外部制御端子ＡＬＥに接続されている。また、２つのＤラッチ回路３２１のクロック入力端子は、ＡＮＤ回路３１４（図３５）の出力端子ＷＥ１＿１に接続されている。同様に、Ｄラッチ回路３２２，３２３，３２４，３２５，３２６のクロック入力端子は、それぞれ、ＡＮＤ回路３１４（図３５）の出力端子ＷＥ１＿２，ＷＥ１＿３，ＷＥ２，ＷＥ３，ＷＥ４に接続されている。

２つのＤラッチ回路３２１には、期間ＦＳｅｌの１サイクル目の外部制御端子ＣＬＥ，ＡＬＥのデータが保持される。２つのＤラッチ回路３２２には、期間ＦＳｅｌの２サイクル目の外部制御端子ＣＬＥ，ＡＬＥのデータが保持される。２つのＤラッチ回路３２４には、期間Ｓ＿Ｉｎの１サイクル目の外部制御端子ＣＬＥ，ＡＬＥのデータが保持される。２つのＤラッチ回路３２５には、期間Ｓ＿Ｉｎの２サイクル目の外部制御端子ＣＬＥ，ＡＬＥのデータが保持される。２つのＤラッチ回路３２６には、期間Ｓ＿Ｉｎの３サイクル目の外部制御端子ＣＬＥ，ＡＬＥのデータが保持される。

Ｄラッチ回路３２１～Ｄラッチ回路３２３の出力端子は、デコード回路３２７に接続されている。デコード回路は、例えば、複数の入出力データ選択信号に対応して、複数の出力端子を備える。この様な入出力データ選択信号には、例えば、図１３を参照して説明した様な、アドレスデータＡｄｄを入力する旨の入出力データ選択信号、コマンドデータＣｍｄを入力する旨の入出力データ選択信号、及び、アドレスデータＡｄｄを切り替えるためのトリガ信号を入力する旨の入出力データ選択信号が含まれる。また、この様な入出力データ選択信号には、例えば、図１４を参照して説明した様な、データを入力する旨の入出力データ選択信号、及び、データを出力する旨の入出力データ選択信号が含まれる。

例えば、期間ＦＳｅｌの１サイクル目において外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｌ”が入力された場合、出力端子ＣＬＥｈに対応する出力端子の信号が“Ｈ”状態となり、その他の出力端子の信号は“Ｌ”状態となる。また、例えば、期間ＦＳｅｌの１サイクル目において外部制御端子ＣＬＥに“Ｌ”、外部制御端子ＡＬＥに“Ｈ”が入力された場合、出力端子ＡＬＥｈに対応する出力端子の信号が“Ｈ”状態となり、その他の出力端子の信号は“Ｌ”状態となる。

Ｄラッチ回路３２４～Ｄラッチ回路３２５の出力端子は、マルチプレクサ２２０（図３３）を介して、出力端子ＤＩＮｈ＜７：２＞に接続される。尚、外部制御端子ＣＬＥ，ＡＬＥは、マルチプレクサ２２０（図３３）を介して、出力端子ＤＩＮｈ＜１：０＞に接続される。

［第１実施形態に係るメモリダイＭＤに適用可能なシリアライザ］
第１実施形態に係るメモリダイＭＤにおいては、動作モードＭＯＤＥｂが選択されている場合に、８ビットのデータを、２ビット×４サイクルのデータに変換して出力する。この様な機能は、例えば、図３７に示す様な回路によって実現しても良い。図３７は、メモリダイＭＤの一部の構成例を示す模式的な回路図である。

図３７に示す回路は、シリアライザ３３１と、２つのスイッチ回路３３２と、を備える。

シリアライザ３３１は、８本の第１の入力端子と、１本の第２の入力端子と、を備える。第１の入力端子には、それぞれ、出力されるデータを構成する８ビットのデータＦＤＡＴＡ＜７：０＞のうちの１ビットが入力される。第２の入力端子には、外部制御端子／ＷＥが入力される。シリアライザ３３１は、外部制御端子／ＷＥの入力に応じ、８ビットのデータＦＤＡＴＡ＜７：０＞を２ビットのデータＦＤＡＴＡ２＜１：０＞に変換して、４サイクルにわたって順次出力する。

２つのスイッチ回路３３２は、それぞれ、外部制御端子ＣＬＥ，ＡＬＥに対応して設けられている。スイッチ回路３３２の出力端子は、外部制御端子ＣＬＥ又は外部制御端子ＡＬＥに接続されている。スイッチ回路３３２の入力端子は、シリアライザ３３１の出力端子に接続されている。スイッチ回路３３２は、ゲート信号Ｓ_３３２の入力に応じて、入力信号を出力する。ゲート信号Ｓ_３３２は、例えば、外部制御端子／ＷＥが“Ｌ”状態であり、期間Ｓ＿Ｏｕｔの１サイクル目であり、期間ＦＳｅｌの１サイクル目において外部制御端子ＣＬＥ，ＡＬＥに“Ｌ，Ｌ”が入力されており、期間ＦＳｅｌの２サイクル目において外部制御端子ＣＬＥ，ＡＬＥに“Ｈ，Ｌ”が入力されており、動作モードＭＯＤＥｂが選択されており、且つ、メモリダイＭＤが選択されている場合に、“Ｈ”状態となっても良い。

［第２実施形態］
次に、図３８及び図３９を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。図３８は、第２実施形態に係るメモリダイＭＤ２の構成を示す模式的なブロック図である。図３９は、メモリダイＭＤ２の一部の構成を示す模式的な回路図である。説明の都合上、図３８及び図３９では一部の構成を省略する。

図３８及び図３９に示す様に、本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、外部制御端子ＣＬＥ，ＡＬＥに加え、外部制御端子／ＣＥを介して、信号の入出力を実行することが可能である。図３９に示す様に、第２実施形態に係る外部制御端子／ＣＥは、入力回路２０１及び出力回路２０２に接続されている。また、図３９に示す様に、第２実施形態に係る外部制御端子／ＣＥは、ラッチ回路２０６を備える。

ここで、第１実施形態に係る半導体記憶装置においては、外部制御端子ＣＬＥ，ＡＬＥによって、１サイクルに２ビットのデータを並列に入力し、又は、並列に出力していた。例えば、動作モードＭＯＤＥｂの期間ＦＳｅｌにおいて、２ビット又は４ビットのデータを、１サイクル又は２サイクルにわたって入力していた。また、期間Ｓ＿Ｉｎにおいて、ユーザデータＤａｔ以外のデータを構成する８ビットのデータを、４サイクルにわたって入力していた。従って、１０ビット～１２ビットのデータを、５サイクル～６サイクルにわたって入力していた。

ここで、第２実施形態に係る半導体記憶装置においては、外部制御端子ＣＬＥ，ＡＬＥに加え、外部制御端子／ＣＥを介して、信号の入出力を実行することが可能である。従って、１サイクルに３ビットのデータを並列に入力し、又は、並列に出力することが可能である。これにより、データの入力に要するサイクル数を削減し、動作の高速化を図ることが可能である。

尚、第１実施形態に係る半導体記憶装置においては、外部制御端子／ＣＥが“Ｌ”状態のタイミングではメモリダイＭＤが選択状態となり、外部制御端子／ＣＥが“Ｈ”状態のタイミングではメモリダイＭＤが非選択状態となる。第２実施形態に係る半導体記憶装置を動作モードＭＯＤＥａで動作させる場合も同様である。一方、第２実施形態に係る半導体記憶装置を動作モードＭＯＤＥｂで動作させる場合には、ラッチ回路２０６に“Ｌ”が保持されているタイミングでメモリダイＭＤが選択状態となり、ラッチ回路２０６に“Ｈ”が保持されているタイミングでメモリダイＭＤが非選択状態となる。

次に、図４０を参照して、第２実施形態に係る半導体記憶装置の動作について説明する。図４０は、第２実施形態に係る半導体記憶装置の動作について説明するための模式的な波形図である。

図４０の例では、タイミングｔ６００において、コントローラダイＣＤがメモリダイＭＤ２の外部制御端子／ＣＥに、“Ｌ”を入力している。これに伴い、ラッチ回路２０６（図３９）に“Ｌ”が入力され、メモリダイＭＤ２が選択状態となる。

また、タイミングｔ６０１～ｔ６０２の期間ＦＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤ２の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥに、“Ｘ，Ｈ，Ｌ”を入力している。これに伴い、コマンドデータＣｍｄを入力する旨の入出力データ選択信号が入力される。

また、タイミングｔ６０２～ｔ６０３の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤ２に、３サイクルにわたってコマンドデータＣｍｄを入力する。また、図示の例では、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに“０”が入力されている。

尚、図示の例では、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに入力される１ビットのデータが、フラグデータとして用いられている。例えば、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに“０”が入力された場合、この期間Ｓ＿Ｉｎの直後のサイクルを、期間ＦＳｅｌとする。一方、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに“１”が入力された場合には、期間ＦＳｅｌを省略して、この期間Ｓ＿Ｉｎの直後のサイクルを期間Ｓ＿Ｉｎとする。この場合、省略される期間ＦＳｅｌにおいては、直前の期間ＦＳｅｌにおいて外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥに入力されたデータが、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥに再度入力されたものとする。

また、タイミングｔ６０３～ｔ６０４の期間ＦＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤ２の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥに、“Ｘ，Ｌ，Ｈ”を入力している。これに伴い、アドレスデータＡｄｄを入力する旨の入出力データ選択信号が入力される。

また、タイミングｔ６０４～ｔ６０５の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤ２に、３サイクルにわたってアドレスデータＡｄｄを入力する。また、図示の例では、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに“１”が入力されている。これに伴い、この直後の期間ＦＳｅｌは省略されている。

また、タイミングｔ６０５～ｔ６０６の期間Ｓ＿Ｉｎ、タイミングｔ６０６～ｔ６０７の期間Ｓ＿Ｉｎ、及び、タイミングｔ６０７～ｔ６０８の期間Ｓ＿Ｉｎにおいても同様に、コントローラダイＣＤがメモリダイＭＤ２に、３サイクルにわたってアドレスデータＡｄｄを入力する。また、図示の例では、これらの期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに“１”が入力されている。これに伴い、これらの直後の期間ＦＳｅｌは省略されている。

また、タイミングｔ６０８～ｔ６０９の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤ２に、３サイクルにわたってアドレスデータＡｄｄを入力する。また、図示の例では、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに“０”が入力されている。従って、この直後の期間ＦＳｅｌは省略されていない。

また、タイミングｔ６０９～ｔ６１０の期間ＦＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤ２の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥに、“Ｘ，Ｈ，Ｌ”を入力している。これに伴い、コマンドデータＣｍｄを入力する旨の入出力データ選択信号が入力される。

また、タイミングｔ６１０～ｔ６１１の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤ２に、３サイクルにわたってコマンドデータＣｍｄを入力する。

［第３実施形態］
［構成］
次に、図４１を参照して、第３実施形態に係る半導体記憶装置の構成について説明する。図４１は、第３実施形態に係るメモリダイＭＤ３の構成を示す模式的なブロック図である。

図４１に示す様に、本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係る半導体記憶装置は、コマンドレジスタＣＭＲのかわりに、コマンドレジスタＣＭＲ´を備える。コマンドレジスタＣＭＲ´は、基本的には、コマンドレジスタＣＭＲと同様に構成されている。

ただし、コマンドレジスタＣＭＲは、８ビットのコマンドデータＣｍｄに応じて、最大で２^８（＝２５６）通りの制御信号を出力可能に構成されている。

一方、コマンドレジスタＣＭＲ´は、２５７通り以上の制御信号を出力可能に構成されている。例えば、コマンドレジスタＣＭＲ´は、最大で５１２通りの制御信号を出力可能に構成されていても良い。例えば、コマンドレジスタＣＭＲ´は、コマンド処理部ｃｍｒ１と、コマンド処理部ｃｍｒ２と、を備える。

コマンド処理部ｃｍｒ１は、８ビットのコマンドデータＣｍｄに応じて、最大で２５６通りの制御信号を出力可能に構成されている。コマンド処理部ｃｍｒ１は、例えば、第１実施形態に係る半導体記憶装置において使用可能なコマンドデータＣｍｄに対応している。図４１には、この様なコマンドデータＣｍｄを、「ＢａｓｉｃＣｏｍｍａｎｄ」として例示している。以下、この様なコマンドデータＣｍｄを、「基本コマンドデータＣｍｄ」と呼ぶ場合がある。

コマンド処理部ｃｍｒ２は、８ビットのコマンドデータＣｍｄに応じて、最大で２５６通りの制御信号を出力可能に構成されている。コマンド処理部ｃｍｒ２は、例えば、「ＢａｓｉｃＣｏｍｍａｎｄ」以外のコマンドデータＣｍｄに対応している。図４１には、この様なコマンドデータＣｍｄを、「ＥｘｔｅｎｄｅｄＣｏｍｍａｎｄ」として例示している。以下、この様なコマンドデータＣｍｄを、「拡張コマンドデータＣｍｄ」と呼ぶ場合がある。

尚、コマンドレジスタＣＭＲ´は、コマンド処理部ｃｍｒ１，ｃｍｒ２と同様の構成を、更に備えていても良い。この場合、コマンドレジスタＣＭＲ´は、５１３通り以上の制御信号を出力可能に構成されていても良い。

［動作モードＭＯＤＥｂにおける外部端子の役割］
図４２及び図４３は、動作モードＭＯＤＥｂにおける外部端子の役割を説明するための真理値表である。図４２は、入出力データ選択信号が入力される期間ＦＳｅｌの２サイクル目における外部制御端子の役割を示している。図４３は、入出力データ選択信号が入力される期間ＦＳｅｌの３サイクル目における外部制御端子の役割を示している。

本実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に動作する。

ただし、本実施形態においては、期間ＦＳｅｌの１サイクル目において、上記「ＢａｓｉｃＣｏｍｍａｎｄ」に対応するコマンドデータＣｍｄを入力する旨の入出力データ選択信号を入力する場合、コントローラダイＣＤは、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる（図１３参照）。

期間ＦＳｅｌの１サイクル目において、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｌ”が入力された場合、期間ＦＳｅｌは１サイクルで終了する。また、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、上記「ＢａｓｉｃＣｏｍｍａｎｄ」に対応するコマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、コマンドレジスタＣＭＲ´（図４１）に転送され、コマンド処理部ｃｍｒ１（図４１）によって処理される。

また、本実施形態においては、期間ＦＳｅｌの２サイクル目において、上記拡張コマンドデータＣｍｄを入力する旨の入出力データ選択信号を入力する場合、図４２に例示する様に、コントローラダイＣＤが、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。

期間ＦＳｅｌの２サイクル目において、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｌ”が入力された場合、期間ＦＳｅｌは２サイクルで終了する。また、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、上記拡張コマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、コマンドレジスタＣＭＲ´（図４１）に転送され、コマンド処理部ｃｍｒ２（図４１）によって処理される。

尚、上述の通り、コマンドレジスタＣＭＲ´は、５１３通り以上の制御信号を出力可能に構成されていても良い。

この様な場合に、期間ＦＳｅｌの３サイクル目において、コマンドデータＣｍｄを入力する旨の入出力データ選択信号を入力する場合、図４３に例示する様に、コントローラダイＣＤが、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げても良い。

また、期間ＦＳｅｌの３サイクル目において、外部制御端子ＣＬＥに“Ｈ”、外部制御端子ＡＬＥに“Ｌ”が入力された場合、期間ＦＳｅｌは３サイクルで終了しても良い。また、この期間ＦＳｅｌ直後の期間Ｓ＿Ｉｎに入力されるデータは、コマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、コマンドレジスタＣＭＲ´（図４１）に転送され、コマンド処理部ｃｍｒ１，ｃｍｒ２（図４１）以外の構成によって処理されても良い。

［拡張コマンドデータＣｍｄの用例］
上記拡張コマンドデータＣｍｄは、種々の用途で使用可能である。以下、拡張コマンドデータＣｍｄの用途として、２通りの用途を例示する。

［拡張コマンドデータＣｍｄを用いたシフトリード］
まず、拡張コマンドデータＣｍｄの用途として、シフトリードを例示する。

図４４（ａ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図４４（ｂ）は、３ビットのデータが記録されるメモリセルＭＣのしきい値電圧及び記録されるデータの関係の一例を示す表である。

図４４（ａ）の例では、メモリセルＭＣのしきい値電圧が、８通りのステートに制御されている。Ｅｒステートに制御されたメモリセルＭＣのしきい値電圧は、消去ベリファイ電圧Ｖ_{ＶＦＹＥｒ}より小さい。また、例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＡより大きく、ベリファイ電圧Ｖ_ＶＦＹＢより小さい。また、例えば、Ｂステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＢより大きく、ベリファイ電圧Ｖ_ＶＦＹＣより小さい。以下同様に、Ｃステート～Ｆステートに制御されたメモリセルＭＣのしきい値電圧は、それぞれ、ベリファイ電圧Ｖ_ＶＦＹＣ～ベリファイ電圧Ｖ_ＶＦＹＦより大きく、ベリファイ電圧Ｖ_ＶＦＹＤ～ベリファイ電圧Ｖ_ＶＦＹＧより小さい。また、例えば、Ｇステートに制御されたメモリセルＭＣのしきい値電圧は、ベリファイ電圧Ｖ_ＶＦＹＧより大きく、読出パス電圧Ｖ_ＲＥＡＤより小さい。

また、図４４（ａ）の例では、Ｅｒステートに対応するしきい値分布とＡステートに対応するしきい値分布との間に、読出電圧Ｖ_ＣＧＡＲが設定されている。また、Ａステートに対応するしきい値分布とＢステートに対応するしきい値分布との間に、読出電圧Ｖ_ＣＧＢＲが設定されている。以下同様に、Ｂステートに対応するしきい値分布とＣステートに対応するしきい値分布との間～Ｆステートに対応するしきい値分布とＧステートに対応するしきい値分布との間に、それぞれ、読出電圧Ｖ_ＣＧＣＲ～読出電圧Ｖ_ＣＧＧＲが設定されている。

例えば、Ｅｒステートは、最も低いしきい値電圧に対応している。ＥｒステートのメモリセルＭＣは、例えば、消去状態のメモリセルＭＣである。ＥｒステートのメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。

また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＡステートのメモリセルＭＣには、例えば、データ“０１１”が割り当てられる。

また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。ＢステートのメモリセルＭＣには、例えば、データ“００１”が割り当てられる。

以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらのステートのメモリセルＭＣには、例えば、データ“１０１”，“１００”，“０００”，“０１０”，“１１０”が割り当てられる。

尚、図４４（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧Ｖ_ＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読出電圧Ｖ_ＣＧＢＲ，Ｖ_ＣＧＦＲによって判別可能であり、上位ビットのデータは４つの読出電圧Ｖ_ＣＧＡＲ，Ｖ_ＣＧＣＲ，Ｖ_ＣＧＥＲ，Ｖ_ＣＧＧＲによって判別可能である。この様なデータの割り当てを、１－２－４コードと呼ぶ場合がある。

尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。

図４５は、読出動作について説明するためのタイミングチャートである。

尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬ_Ｓと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬ_Ｕと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵ（図５）に含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬ_Ｓに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読出動作を実行する例について説明する。

また、以下の説明では、図４４（ａ）を参照して説明した様に、複数のメモリセルＭＣに３ビットのデータが記憶され、且つ、複数のメモリセルＭＣに図４４（ｂ）を参照して説明した様なデータの割り当てが行われている例を示す。また、以下の説明では、選択メモリセルＭＣの中位ビットのデータを判別する例を示す。

図４５のタイミングｔ７０１においては、読出動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。

タイミングｔ７０２においては、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕに、図４４（ａ）を参照して説明した読出パス電圧Ｖ_ＲＥＡＤを供給する。また、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に電圧Ｖ_ＳＧを供給する。電圧Ｖ_ＳＧは、選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）がＯＮ状態となる程度の大きさを有する。

タイミングｔ７０３においては、選択ワード線ＷＬ_Ｓに、読出電圧Ｖ_ＣＧＢＲを供給する。また、タイミングｔ７０３～タイミングｔ７０４の期間では、センスアンプＳＡによってビット線ＢＬの電流が検出され、これによってメモリセルＭＣのＯＮ／ＯＦＦ状態を示すデータが取得される。

タイミングｔ７０４においては、選択ワード線ＷＬ_Ｓに、読出電圧Ｖ_ＣＧＦＲを供給する。また、タイミングｔ７０４～タイミングｔ７０５の期間では、センスアンプＳＡによってビット線ＢＬの電流が検出され、これによってメモリセルＭＣのＯＮ／ＯＦＦ状態を示すデータが取得される。

タイミングｔ７０５においては、選択ワード線ＷＬ_Ｓ及び非選択ワード線ＷＬ_Ｕに読出パス電圧Ｖ_ＲＥＡＤを供給する。

タイミングｔ７０６においては、選択ワード線ＷＬ_Ｓ、非選択ワード線ＷＬ_Ｕ及び選択ゲート線（ＳＧＤ、ＳＧＳ、ＳＧＳｂ）に接地電圧Ｖ_ＳＳを供給する。

図４６は、シフトリードについて説明するためのタイミングチャートである。図４６（ａ）は、読出動作における選択ワード線ＷＬ_Ｓの電圧を示している。図４６（ｂ）は、一の態様に係るシフトリードにおける選択ワード線ＷＬ_Ｓの電圧を示している。図４６（ｃ）は、他の態様に係るシフトリードにおける選択ワード線ＷＬ_Ｓの電圧を示している。

シフトリードは、基本的には、読出動作と同様に実行される。ただし、シフトリードにおいて選択ワード線ＷＬ_Ｓに供給される電圧は、読出動作において選択ワード線ＷＬ_Ｓに供給される電圧と異なる。

ここで、複数のメモリセルＭＣに書込動作を実行すると、これら複数のメモリセルＭＣのしきい値電圧は、例えば、図４４（ａ）に例示した様に分布する。しかしながら、書込動作を実行した後、消去動作を実行する前に、複数のメモリセルＭＣのしきい値電圧が変動してしまう場合がある。この様な場合、例えば、Ａステートに制御されたメモリセルＭＣの一部のしきい値電圧が読出電圧Ｖ_ＣＧＢＲよりも大きくなってしまい、データ“０”として判定されてしまう場合がある。また、Ｂステートに制御されたメモリセルＭＣの一部のしきい値電圧が読出電圧Ｖ_ＣＧＢＲよりも小さくなってしまい、データ“１”として判定されてしまう場合がある。この様なメモリセルＭＣから読み出されたビットは、エラービットとなる。この様な場合、選択ワード線ＷＬ_Ｓに、読出電圧Ｖ_ＣＧＡＲ～Ｖ_ＣＧＧＲよりも大きい電圧、又は、読出電圧Ｖ_ＣＧＡＲ～Ｖ_ＣＧＧＲよりも小さい電圧を供給することによって、エラービットとなってしまうメモリセルＭＣの数を最小又はそれに近い値に抑えられる場合がある。そこで、シフトリードにおいては、選択ワード線ＷＬ_Ｓに、読出電圧Ｖ_ＣＧＡＲ～Ｖ_ＣＧＧＲよりも大きい電圧、又は、読出電圧Ｖ_ＣＧＡＲ～Ｖ_ＣＧＧＲよりも小さい電圧を供給する。

例えば、図４６（ｂ）の例では、タイミングｔ７０３において、選択ワード線ＷＬ_Ｓに、読出電圧Ｖ_ＣＧＢＲではなく、読出電圧Ｖ_ＣＧＢＲ´を供給する。読出電圧Ｖ_ＣＧＢＲ´は、読出電圧Ｖ_ＣＧＢＲよりも小さい。

また、例えば、図４６（ｂ）の例では、タイミングｔ７０４において、選択ワード線ＷＬ_Ｓに、読出電圧Ｖ_ＣＧＦＲではなく、読出電圧Ｖ_ＣＧＦＲ´を供給する。読出電圧Ｖ_ＣＧＦＲ´は、読出電圧Ｖ_ＣＧＦＲよりも小さい。

尚、読出動作を実行する場合、例えば図２０等を参照して説明した様に、コントローラダイＣＤ（図１）はメモリダイＭＤに、コマンドデータＣｍｄとしてコマンドデータ“００ｈ”を供給する。その後、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄ及びコマンドデータ“３０ｈ”を供給する。

一方、図４６（ｂ）に例示するシフトリードを実行する場合、コントローラダイＣＤ（図１）はメモリダイＭＤに、コマンドデータＣｍｄ（基本コマンドデータＣｍｄ）としてコマンドデータ“００ｈ”を供給するかわりに、拡張コマンドデータＣｍｄとしてコマンドデータ“１１ｈ”，“１２ｈ”，“１３ｈ”，，，等を供給しても良い。また、コマンドデータ“１２ｈ”が入力された場合の読出電圧Ｖ_ＣＧＢＲと読出電圧Ｖ_ＣＧＢＲ´との差、及び、読出電圧Ｖ_ＣＧＦＲと読出電圧Ｖ_ＣＧＦＲ´との差（以下、「電圧シフト量」と呼ぶ。）は、コマンドデータ“１１ｈ”が入力された場合の電圧シフト量より大きくても良い。同様に、コマンドデータ“１３ｈ”が入力された場合の電圧シフト量は、コマンドデータ“１２ｈ”が入力された場合の電圧シフト量より大きくても良い。また、コマンドデータ“１１ｈ”，“１２ｈ”，“１３ｈ”，，，等の入力後、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄ及びコマンドデータ“３０ｈ”を供給しても良い。コマンドデータ“３０ｈ”は基本コマンドデータＣｍｄであってもよいし、拡張コマンドデータＣｍｄであってもよい。

また、例えば、図４６（ｃ）の例では、タイミングｔ７０３において、選択ワード線ＷＬ_Ｓに、読出電圧Ｖ_ＣＧＢＲではなく、読出電圧Ｖ_ＣＧＢＲ´´を供給する。読出電圧Ｖ_ＣＧＢＲ´´は、読出電圧Ｖ_ＣＧＢＲよりも大きい。

また、例えば、図４６（ｃ）の例では、タイミングｔ７０４において、選択ワード線ＷＬ_Ｓに、読出電圧Ｖ_ＣＧＦＲではなく、読出電圧Ｖ_ＣＧＦＲ´´を供給する。読出電圧Ｖ_ＣＧＦＲ´´は、読出電圧Ｖ_ＣＧＦＲよりも大きい。

尚、図４６（ｃ）に例示するシフトリードを実行する場合、コントローラダイＣＤ（図１）はメモリダイＭＤに、コマンドデータＣｍｄ（基本コマンドデータＣｍｄ）としてコマンドデータ“００ｈ”を供給するかわりに、拡張コマンドデータＣｍｄとしてコマンドデータ“２１ｈ”，“２２ｈ”，“２３ｈ”，，，等を供給しても良い。また、コマンドデータ“２２ｈ”が入力された場合の電圧シフト量は、コマンドデータ“２１ｈ”が入力された場合の電圧シフト量より大きくても良い。同様に、コマンドデータ“２３ｈ”が入力された場合の電圧シフト量は、コマンドデータ“２２ｈ”が入力された場合の電圧シフト量より大きくても良い。また、コマンドデータ“２１ｈ”，“２２ｈ”，“２３ｈ”，，，等の入力後、コントローラダイＣＤはメモリダイＭＤに、アドレスデータＡｄｄ及びコマンドデータ“３０ｈ”を供給しても良い。コマンドデータ“３０ｈ”は基本コマンドデータＣｍｄであってもよいし、拡張コマンドデータＣｍｄであってもよい。

図４７は、動作モードＭＯＤＥｂにおいてシフトリードを実行する場合の様子を示す模式的な波形図である。図４７の例では、メモリダイＭＤが動作モードＭＯＤＥｂに設定されている。

図４７の例では、まず、コマンドデータ“１１ｈ”を含むコマンドセットが、外部制御端子ＣＬＥ，ＡＬＥを介して入力されている。尚、コマンドデータ“１１ｈ”は、拡張コマンドデータＣｍｄとして入力されている。

ここで、例えば第１実施形態においてシフトリードを実行する場合、例えば、図３０を参照して説明した様な方法でセットフィーチャを実行し、これによって上記電圧シフト量をフィーチャデータＦｄとしてメモリダイＭＤに入力する。その後、図２０を参照して説明した様な方法によって読出動作を実行する。

一方、第３実施形態においてシフトリードを実行する場合、セットフィーチャを実行することなく、図４７を参照して説明した様な方法によってシフトリードを実行する。

この様な方法によれば、セットフィーチャの実行を省略することにより、動作の高速化を実現可能である。

［拡張コマンドデータＣｍｄを用いた内部パス遅延検出回路２０５（図９）の制御］
次に、拡張コマンドデータＣｍｄの用途として、内部パス遅延検出回路２０５（図９）の制御を例示する。

図９を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、内部パス遅延検出回路２０５から出力されるパルスの数をフィーチャデータＦｄとして取得することが可能である。また、これに基づき、信号転送回路２０４（図８）における信号の遅延量を測定可能である。

ここで、第１実施形態に係る半導体記憶装置においては、ゲットフィーチャの実行に応じて内部パス遅延検出回路２０５が駆動される。即ち、ゲットフィーチャの実行に応じて内部パス遅延検出回路２０５中のＮＡＮＤ回路２１２（図９）のイネーブル信号が“Ｈ”状態となる。従って、第１実施形態に係る半導体記憶装置においては、ゲットフィーチャの実行後、内部パス遅延検出回路２０５による遅延量の測定後まで、フィーチャデータＦｄを取得することが出来ない。

一方、第３実施形態に係る半導体記憶装置においては、拡張コマンドデータＣｍｄの入力に応じて、内部パス遅延検出回路２０５を駆動させることが可能である。即ち、拡張コマンドデータＣｍｄの入力に応じて、内部パス遅延検出回路２０５中のＮＡＮＤ回路２１２（図９）のイネーブル信号を“Ｈ”状態とすることが可能である。

この様な構成によれば、ゲットフィーチャの実行前に予め内部パス遅延検出回路２０５を駆動させておくことにより、ゲットフィーチャを高速に実行可能な場合がある。

［第４実施形態］
次に、図４８を参照して、第４実施形態に係る半導体記憶装置の構成について説明する。図４８は、第４実施形態に係るメモリダイＭＤ４の構成を示す模式的なブロック図である。

図４８に示す様に、本実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係る半導体記憶装置は、コマンドレジスタＣＭＲのかわりに、コマンドレジスタＣＭＲ´を備える。

次に、図４９及び図５０を参照して、第４実施形態に係る半導体記憶装置の動作について説明する。第４実施形態に係る半導体記憶装置は、基本的には、第２実施形態に係る半導体記憶装置と同様に動作する。

ただし、第２実施形態に係る半導体記憶装置では、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに入力される１ビットのデータを、フラグデータとして用いていた。また、第２実施形態に係る半導体記憶装置では、このフラグデータに応じて、期間Ｓ＿Ｉｎを省略していた。

一方、第４実施形態に係る半導体記憶装置では、このフラグデータに応じて、入力されるコマンドデータＣｍｄが拡張コマンドデータＣｍｄであるか否かを判別する。

例えば、このフラグデータが“０”である場合には、この期間Ｓ＿Ｉｎにおいて入力されるコマンドデータＣｍｄを、拡張コマンドデータＣｍｄでないものとして判別する。この場合、このコマンドデータＣｍｄは、コマンドレジスタＣＭＲ´中のコマンド処理部ｃｍｒ１（図４８）によって処理される。

一方、このフラグデータが“１”である場合には、この期間Ｓ＿Ｉｎにおいて入力されるコマンドデータＣｍｄを、拡張コマンドデータＣｍｄとして判別する。この場合、このコマンドデータＣｍｄは、コマンドレジスタＣＭＲ´中のコマンド処理部ｃｍｒ２（図４８）によって処理される。

図４９は、動作モードＭＯＤＥｂにおいて読出動作を実行する場合の様子を示す模式的な波形図である。図４９の例では、メモリダイＭＤが動作モードＭＯＤＥｂに設定されている。

図４９の例では、タイミングｔ８００において、コントローラダイＣＤがメモリダイＭＤ４の外部制御端子／ＣＥに、“Ｌ”を入力している。これに伴い、ラッチ回路２０６（図３９）に“Ｌ”が入力され、メモリダイＭＤ４が選択状態となる。

また、タイミングｔ８０１～ｔ８０２の期間ＦＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤ４の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥに、“Ｘ，Ｈ，Ｌ”を入力している。これに伴い、コマンドデータＣｍｄを入力する旨の入出力データ選択信号が入力される。

また、タイミングｔ８０２～ｔ８０３の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤ４に、３サイクルにわたってコマンドデータ“００ｈ”を入力する。また、図示の例では、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに“０”が入力されている。従って、コマンドデータ“００ｈ”は、拡張コマンドデータＣｍｄでないものとして判別される。

また、タイミングｔ８０３～ｔ８０４の期間ＦＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤ４の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥに、“Ｘ，Ｌ，Ｈ”を入力している。これに伴い、アドレスデータＡｄｄを入力する旨の入出力データ選択信号が入力される。

また、タイミングｔ８０４～ｔ８０５の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤ４に、３サイクルにわたってアドレスデータＡｄｄを入力する。また、図示の例では、期間Ｓ＿Ｉｎの１サイクル目において、外部制御端子／ＣＥに“０”が入力されていても良いし、“１”が入力されていても良い。

また、タイミングｔ８０５～ｔ８０６の期間Ｆ＿Ｓｅｌ、タイミングｔ８０７～ｔ８０８の期間Ｆ＿Ｓｅｌ、及び、タイミングｔ８０９～ｔ８１０の期間Ｆ＿Ｓｅｌにおいて、タイミングｔ８０３～ｔ８０４の期間ＦＳｅｌと同様に、コントローラダイＣＤがメモリダイＭＤ４の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥに、“Ｘ，Ｌ，Ｈ”を入力している。

また、タイミングｔ８０６～ｔ８０７の期間Ｓ＿Ｉｎ、タイミングｔ８０８以降の期間Ｓ＿Ｉｎ、タイミングｔ８０９以前の期間Ｓ＿Ｉｎ、及び、タイミングｔ８１０～ｔ８１１の期間Ｓ＿Ｉｎにおいて、タイミングｔ８０４～ｔ８０５の期間Ｓ＿Ｉｎと同様に、コントローラダイＣＤがメモリダイＭＤ４に、３サイクルにわたってアドレスデータＡｄｄを入力する。

また、タイミングｔ８１１～ｔ８１２の期間ＦＳｅｌにおいて、コントローラダイＣＤがメモリダイＭＤ４の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥに、“Ｘ，Ｈ，Ｌ”を入力している。これに伴い、コマンドデータＣｍｄを入力する旨の入出力データ選択信号が入力される。

また、タイミングｔ８１２～ｔ８１３の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤ４に、３サイクルにわたってコマンドデータ“３０ｈ”を入力する。また、図示の例では、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに“０”が入力されている。

図５０は、動作モードＭＯＤＥｂにおいてシフトリードを実行する場合の様子を示す模式的な波形図である。図５０の例では、メモリダイＭＤが動作モードＭＯＤＥｂに設定されている。

図５０に示す動作は、基本的には、図４９に示す動作と同様に実行される。

ただし、図５０の例では、タイミングｔ８０２～ｔ８０３の期間Ｓ＿Ｉｎにおいて、コントローラダイＣＤがメモリダイＭＤ４に、３サイクルにわたってコマンドデータ“１１ｈ”を入力する。また、図示の例では、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに“１”が入力されている。従って、コマンドデータ“１１ｈ”は、拡張コマンドデータＣｍｄとして判別される。

［その他の実施形態］
以上、第１実施形態～第４実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。

例えば、第１実施形態及び第３実施形態に係る半導体記憶装置では、動作モードＭＯＤＥｂにおいて、外部制御端子ＣＬＥ，ＡＬＥを利用した２ビットのデータの入出力を行っていた。また、第２実施形態及び図４実施形態に係る半導体記憶装置では、動作モードＭＯＤＥｂにおいて、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥを利用した３ビットのデータの入出力を行っていた。しかしながら、この様な方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、動作モードＭＯＤＥｂにおいては、その他の端子等を利用して、３ビット又は４ビット以上のデータの入出力を行っても良い。より具体的には、例えば、動作モードＭＯＤＥｂにおいて、外部制御端子／ＣＥに代えて、または、加えて、外部制御端子／ＷＰ等を利用して、３ビットまたは４ビットのデータの入出力を行っても良い。また、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥを含む端子の中から少なくとも一つの端子を選択して、１ビット又は２ビットのデータの入出力を行っても良い。

また、例えば、第１実施形態～第４実施形態では、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ等に対する機能の割り当てについて例示した。しかしながら、この様な割り当てはあくまでも例示であり、具体的な割り当ては適宜調整可能である。

例えば、第１実施形態に係る半導体記憶装置において、図１３及び図１４に例示した機能の一部を入れ替えても良い。また、例えば、図１３及び図１４に例示した機能以外の機能を追加しても良いし、図１３及び図１４に例示した機能の一部を省略しても良い。また、期間ＦＳｅｌの３サイクル目を追加しても良い。また、期間ＦＳｅｌの１サイクル目に入力されたデータに応じて、期間ＦＳｅｌの２サイクル目に入力されるデータに割り当てられる機能が変わる様にしても良い。

コマンドセットは、コマンドデータＣｍｄとアドレスデータＡｄｄを含む。第１実施形態に係る半導体記憶装置は、動作モードＭＯＤＥｂにおいて、コマンドデータＣｍｄとアドレスデータＡｄｄを、それぞれ、入出力データ選択信号（ヘッダ）とコマンドデータＣｍｄ又はアドレスデータＡｄｄ（ボディ）を用いて、数サイクルにわたって送受信する。ここで、コマンドセットの入力が途中で中止される場合がある。その場合、コマンドデータＣｍｄとアドレスデータＡｄｄが最終サイクルまで入力されない場合がある。このような場合に、各メモリダイＭＤはコントローラダイＣＤからのリセット指示信号に応じてリセットが可能となるように構成されていてもよい。

例えば、コントローラダイＣＤは、図５１に示すように、コマンドセットの入力を途中で中止した場合、リセット指示信号として、外部制御端子／ＣＥの電圧を一定期間“Ｌ”から“Ｈ”に遷移させ、その後、“Ｌ”に戻す。その後、コントローラダイＣＤは、メモリダイＭＤに対して新しいコマンドセットを入力する。新しいコマンドセットは、途中で入力が中止されたコマンドセットと同じものでもよいし、異なるものでもよい。メモリダイＭＤは、新しく入力されたコマンドセットを受け付けた後、当該コマンドセットに応じた動作を実行する。

コントローラダイＣＤをリセット指示信号を送信可能に構成するとともに、メモリダイＭＤをリセット指示信号に応じてリセットが可能となるように構成することにより、コマンドセットの入力を途中で中止する必要が生じた場合であっても安定的に動作する半導体記憶装置を実現できる。

また、例えば、第２実施形態及び第４実施形態に係る半導体記憶装置では、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに入力される１ビットのデータを、フラグデータとして用いていた。また、第２実施形態に係る半導体記憶装置では、このフラグデータに応じて、期間Ｓ＿Ｉｎを省略していた。また、第２実施形態に係る半導体記憶装置では、このフラグデータに応じて、入力されるコマンドデータＣｍｄが拡張コマンドデータＣｍｄであるか否かを判別していた。しかしながら、この様な方法はあくまでも例示であり、具体的な方法は適宜調整可能である。例えば、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに入力されるデータを、パリティービットとして利用しても良い。この様な場合、このパリティービットは、期間ＦＳｅｌに入力される３ビットのデータに対応するものであっても良いし、期間Ｓ＿Ｉｎに入力される８ビットのデータに対応するものであっても良い。

また、例えば、第２実施形態及び第４実施形態に係る半導体記憶装置では、期間Ｓ＿Ｉｎの１サイクル目に外部制御端子／ＣＥに入力される１ビットのデータを、フラグデータとして用いていた。しかしながら、例えば、外部制御端子／ＣＥ以外の端子に入力されるデータ、又は、期間Ｓ＿Ｉｎの２サイクル目以降に入力されるデータを、上述のフラグデータ、パリティービット又はその他のデータとして用いても良い。

また、例えば、第３実施形態に係る半導体記憶装置では、シフトリードを実行するための拡張コマンドデータＣｍｄが “１１ｈ”，“１２ｈ”，“１３ｈ” ，，，及び“２１ｈ”，“２２ｈ”，“２３ｈ” ，，，である例を示した。しかし、シフトリードに割り当てられる拡張コマンドデータＣｍｄはこれらに限られない。拡張コマンドデータＣｍｄとして割り当て可能な範囲で、任意のコマンドデータを割り当てることができる。

また、例えば、第３実施形態及び第４実施形態に係る半導体記憶装置では、拡張コマンドデータＣｍｄが、通常のコマンドデータＣｍｄと同様に、８ビットのデータである例を示した。しかしながら、拡張コマンドデータＣｍｄは、８ビットより短くても良いし、８ビットより長くても良い。

例えば、拡張コマンドデータＣｍｄが８ビットより短い場合、コマンド処理部ｃｍｒ２（図４１）の面積を縮小可能である。また、例えば、第３実施形態において拡張コマンドデータＣｍｄが８ビットである場合、拡張コマンドデータＣｍｄは、４サイクルにわたってメモリダイＭＤ３に入力される。一方、第３実施形態において拡張コマンドデータＣｍｄが５ビット又は６ビットである場合、拡張コマンドデータＣｍｄは、３サイクルにわたってメモリダイＭＤ３に入力される。即ち、拡張コマンドデータＣｍｄが８ビットより短い場合、動作の高速化を図ることが可能となる。

また、例えば、拡張コマンドデータＣｍｄが８ビットより長い場合、更に多くのコマンドデータＣｍｄの取り扱いが可能となる。

［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＰＣ…周辺回路、ＡＤＲ…アドレスレジスタ、ＣＭＲ…コマンドレジスタ。

Claims

第１タイミング信号を送受信可能な第１パッドと、
前記第１タイミング信号に応じてデータを送受信可能な第２パッドと、
第２タイミング信号を受信可能な第３パッドと、
前記第２タイミング信号に応じて制御情報を受信可能な第４パッドと、
複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイと、
前記メモリセルアレイに接続されたセンスアンプと、
前記センスアンプに接続され、前記メモリセルアレイから読み出されたデータを格納可能な、第１レジスタと、
第１制御情報を格納可能な第２レジスタと、
第２制御情報を格納可能な第３レジスタと、
前記第１レジスタに格納された前記データを前記第２パッドから出力する、データアウト動作を実行可能な、制御回路と
を有し、
ｉサイクル（ｉは２以上の整数）分の前記第２タイミング信号に応じた前記第４パッドに対する入力に基づいて、前記第１制御情報が前記第２レジスタに格納され、
ｊサイクル（ｊはｉとは異なる整数）分の前記第２タイミング信号に応じた前記第４パッドに対する入力に基づいて、前記第２制御情報が前記第３レジスタに格納される
半導体記憶装置。
前記第４パッドは
コマンドラッチイネーブル信号受信パッドと、
アドレスラッチイネーブル信号受信パッドと
を含み、
ｊはｉより大きい整数である
請求項１記載の半導体記憶装置。
前記第１制御情報はコマンド信号またはアドレス信号を含み、
前記第２制御情報は特性データ情報を含み、
前記第２レジスタはコマンドレジスタまたはアドレスレジスタを含み、
前記第３レジスタは特性レジスタを含む
請求項２記載の半導体記憶装置。
前記第２パッドに接続された第１レシーバおよび第１ドライバと、
前記第４パッドに接続された第２レシーバおよび第２ドライバと
をさらに有し、
前記データアウト動作において、前記第１ドライバは前記第１レジスタに格納された前記データを前記第２パッドに出力し、
特性情報出力動作において、前記第２ドライバは前記特性レジスタに格納された前記特性データ情報を前記第４パッドに出力する
請求項３記載の半導体記憶装置。
ステータス情報を格納する第４レジスタをさらに有し、
ステータス情報出力動作において、前記第２ドライバは前記第４レジスタに格納された前記ステータス情報を前記第４パッドに出力する
請求項４記載の半導体記憶装置。
第３タイミング信号を受信する第５パッドと、
トリガ信号を受信して出力開始信号を出力する受信部と
をさらに有し、
ｋサイクル分の前記第２タイミング信号に応じた前記第４パッドに対する入力に基づいて、前記トリガ信号が前記受信部に転送され、
前記第１レジスタに格納されたデータの出力を指示するコマンドセットを受け付けた後であって、
前記受信部が前記出力開始信号を出力した後は、
前記第５パッドに入力される前記第３タイミング信号に応じて前記第１ドライバが前記データを前記第２パッドへ出力し、
前記第１レジスタに格納されたデータの出力を指示する前記コマンドセットを受け付けた後であって、
前記受信部が前記出力開始信号を出力する前は、
前記第５パッドに前記第３タイミング信号が入力されても前記第１ドライバは前記データを前記第２パッドへ出力しない
請求項５記載の半導体記憶装置。
第１タイミング信号を送受信可能な第１パッドと、
前記第１タイミング信号に応じてデータを送受信可能な第２パッドと、
第２タイミング信号を受信可能な第３パッドと、
前記第２タイミング信号に応じて制御情報を受信可能な第４パッドと、
複数のメモリセルトランジスタが直列に接続されたストリングを含むメモリセルアレイと、
前記メモリセルアレイに接続されたセンスアンプと、
前記センスアンプに接続され、前記メモリセルアレイから読み出されたデータを格納可能な、第１レジスタと、
第１制御情報を格納可能な第２レジスタと、
第２制御情報を格納可能な第３レジスタと、
前記第１レジスタに格納された前記データを前記第２パッドから出力する、データアウト動作を実行可能な、制御回路と
を有し、
ｉサイクル（ｉは２以上の整数）分の前記第２タイミング信号に応じた前記第４パッドに対する入力に基づいて、受信した前記制御情報を前記第２レジスタまたは前記第３レジスタの一方に格納し、
前記ｉサイクルに続くｊサイクル（ｊはｉより小さい整数）分の前記第２タイミング信号に応じた前記第４パッドに対する入力に基づいて、受信した前記制御情報を前記第２レジスタまたは前記第３レジスタの前記一方に格納する、
半導体記憶装置。
前記第１制御情報はコマンド信号を含み、
第１のコマンド信号を処理する第１コマンド処理部と、
第２のコマンド信号を処理する第２コマンド処理部と
を更に備える請求項１～７のいずれか１項記載の半導体記憶装置。