JP7675471B1 - 拡散障壁層を具備する集積構造体及びこれを含む電子素子 - Google Patents

拡散障壁層を具備する集積構造体及びこれを含む電子素子 Download PDF

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Abstract

【課題】金属－半導体界面における界面欠陷を減少させるための拡散障壁層を具備する集積構造体を提供すること。【解決手段】シリコンまたはＳＯＩ（Ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板と、基板と離間して金属または金属化合物を含む導電層と、基板と導電層との間に設けられる拡散障壁層と、を含み、基板及び拡散障壁層は、直接接触してファンデルワールス結合を形成する。拡散障壁層は、基板と導電層との間の物質（原子）移動を遮断して基板格子内の金属原子の拡散を遮断することができ、また導電層から基板方向への正孔注入を制御することができるので、超微細化及び高集積化半導体の限界を克服するために金属－半導体界面欠陷を制御することができる。【選択図】図１

Description

本発明は、拡散障壁層を具備する集積構造体に関し、詳しくは、金属－半導体界面における界面欠陷を減少させるための拡散障壁層を具備する集積構造体に関する。
人工知能及びモノのインターネット（ＩｏＴ、Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）融合技術の具現のために、低電力駆動が可能であり、且つ知能化された半導体シナプス素子の開発が全世界的に盛んに進められている。特に、ポストコロナ時代を迎えて実感型非対面産業と国家安全網の高度化のためには、自律的に情報を収集して学習及び判断してこれを実行するための自律制御装置が必要である。また、ビッグデータの分析、自律走行自動車などを含めた第４次産業に多く活用されている人工知能技術は、ディープラーニングアルゴリズムの演算に最適化された人工知能半導体として、ＮＰＵ（Ｎｅｕｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、神経網処理装置）の必要性が台頭しており、既存のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央処理装置）中心のコンピューティング半導体の大部分が人工知能半導体であるＮＰＵに切り替えられることと見込まれているから、大容量の情報を高速・低電力動作で処理可能な駆動性能を持つ高度の半導体開発の重要性は一層強化されている。
金属－半導体界面は、電子の注入と電流の出力に直接的な影響を与えることができ、半導体素子の性能を決める要素の一つであって、電極などとして用いられる金属物質と半導体チャンネルとの間の界面、特に、物質（原子）の拡散（ｄｉｆｆｕｓｉｏｎ）、相互混合（ｉｎｔｅｒｍｉｘｉｎｇ）などによって形成される金属－半導体界面の欠陷を減らす技術は必須である。さらに、過去と異なり現在の半導体工程技術がサブナノ（ｓｕｂ－１ｎｍ）水準に近接するに伴い、超微細スケールでの準理想的界面設計は今後の超微細化及び高集積化半導体の限界を克服するために非常に重要である。
本発明は、前述した問題を解決するために案出されたもので、超微細化及び高集積化半導体の限界を克服するために、金属－半導体界面の欠陷の制御が可能な集積構造体及びこれを含む電子素子を提供する。
前記技術的課題を達成するために本発明の好ましい態様による集積構造体は、シリコンまたはＳＯＩ（Ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板と、前記基板と離間して金属または金属化合物を含む導電層と、前記基板と前記導電層との間に設けられる拡散障壁層と、を含むことができる。
前記基板及び前記拡散障壁層は、直接接触してファンデルワールス結合を形成することができる。
前記拡散障壁層は、ｐ型半導体性物質を含むことができる。
前記拡散障壁層は、単層（ｍｏｎｏｌａｙｅｒ）であってもよい。
前記拡散障壁層の厚さは、０．１～１０Åであってもよい。
前記拡散障壁層は、遷移金属ダイカルコゲナイド物質を含むことができる。
前記遷移金属ダイカルコゲナイド物質は、一般式ＭＸ２で表され、前記Ｍは、遷移金属元素であって、Ｍｏ、Ｗ、Ｎｂ、Ｖ、Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔｃ、Ｒｅ、Ｒｕ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ｇａ、Ｉｎ、Ｓｎ、Ｇｅ、Ｐｂまたはこれらの中から選択される２以上の組み合わせを含み、前記Ｘは、カルコゲン（ｃｈａｌｃｏｇｅｎ）元素であって、Ｓ、Ｓｅ、Ｔｅまたはこれらの中で選択される２以上の組み合わせを含んでもよい。
前記遷移金属ダイカルコゲナイド物質は、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＨｆＳ２、ＨｆＳｅ２、ＮｂＳｅ２、ＲｅＳｅ２、ＰｄＴｅ２またはこれらの中で選択される２以上の組み合わせを含んでもよい。
前記遷移金属ダイカルコゲナイド物質の結晶構造は、平面方向に六方晶（ｈｅｘａｇｏｎａｌ）構造であってもよい。
前記金属は、Ｔｉ、Ｎｉ、Ｃｒ／Ａｕ、Ａｇ及びこれらの中で選択される２以上の組み合わせを含んでもよい。
前記導電層および前記基板の物質（原子）の移動が遮られることを特徴とする。
前記基板から前記導電層への電子（ｅｌｅｃｔｒｏｎ）の注入が遮られることを特徴とする。
前記導電層から前記基板への正孔（ｈｏｌｅ）の注入が行われることを特徴とする。
また、本発明は、前記したいずれか一つに記載の集積構造体を含む電子素子であってもよい。
本発明によれば、本発明の好ましい実施形態による集積構造体は、シリコンまたはＳＯＩ（Ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板と、これと離間して金属または金属化合物を含む導電層と、これらの間に設けられた拡散障壁層とを含むことができる。前記基板及び前記拡散障壁層は、直接接触してファンデルワールス結合を形成することができる。前記拡散障壁層は、基板と導電層との間の物質（原子）の移動を遮断して基板格子内への金属原子の拡散を遮断することができ、また前記導電層から基板方向への正孔注入を制御することができるので、超微細化及び高集積化半導体の限界を克服するために金属－半導体界面欠陷を制御することができる。
本発明の効果は、前述したものに制限されなく、明細書の全般の記載から通常の技術者に明確に理解できるものの、明らかに言及されていない他の効果も含む。
本発明の一実施形態による集積構造体の断面で拡散障壁層の駆動模式図である。 本発明の一実施形態による集積構造体に対して金属－半導体界面の断面を撮影した透過電子顕微鏡（ＴＥＭ）の結果、ＥＤＳ基盤元素マッピングの結果及び各構成要素の元素情報分析の結果である。 本発明の一実施形態による集積構造体に対して金属－拡散障壁層－半導体界面の断面を示した模式図であって、金属－拡散障壁層－半導体界面の断面を撮影した透過電子顕微鏡（ＴＥＭ）の結果、ＥＤＳ基盤元素マッピングの結果である。 本発明の一実施形態による集積構造体に対して、（ａ）、（c）金属－半導体界面のエネルギーダイヤグラム及びＣ－Ｖグラフであり、（b）、（ｄ）金属－拡散障壁層－半導体界面のエネルギーダイヤグラム及びＣ－Ｖグラフである。 本発明の一実施形態による集積構造体に対して、（ａ）集積構造体を具備する電子素子の模式図であり、拡散障壁層の有無による（ｂ）Ｉ－Ｖグラフであり、（ｃ）Ｏｎ／Ｏｆｆ比及び（ｄ）最大移動度（Ｍａｘ ｍｏｂｉｌｉｔｙ）を示した結果である。
以下、添付の図面を参照して本発明の好ましい実施形態を詳しく説明する。本発明の利点及び特徴、並びにそれらを達成する方法は、添付の図面と一緒に詳しく後述する実施形態を参照すれば明確になる。本発明は下記実施形態に限定されるものではなく、異なる多様な形態で具現でき、ただ本実施形態は本発明の開示を完全にするとともに、本発明の属する技術分野における通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものに過ぎず、本発明は請求範囲の範疇によって定義されるだけである。明細書の全般に亘って同一の構成要素に同じ符号を付してある。
他の定義がなければ、本明細書で使われるすべての用語（技術及び科学的用語を含む）は本発明の属する技術分野における通常の知識を有する者に共通に理解されることができる意味で使われることができる。また、一般的に使われる辞典上に定義されているような用語は明白に特に定義されていない限り、理想的にまたは過度に解釈されない。本明細書で使われた用語は、実施例を説明するためのものであり、本発明を限定しようとする意図ではない。本明細書で、単数型は文言で特に言及されない限り複数型も含む。
本明細書で使われる「含む（ｃｏｍｐｒｉｓｅｓ）」及び／または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」と言及された構成要素、段階、動作及び／または素子は、一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
拡散障壁層を具備する集積構造体
図１は、本発明の一実施形態による拡散障壁層２０を具備する集積構造体１００の断面を示した模式図である。
図１に示したように、集積構造体１００は、シリコンまたはＳＯＩ（Ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板１０と、これと離間して金属または金属化合物を含む導電層３０と、これらの間に設けられた拡散障壁層２０と、を含むことができる。拡散障壁層２０は、薄膜であって、基板１０と導電層３０との間の物質（原子、電子、正孔など）の移動、例えば、導電層３０から基板１０への金属原子の移動を遮断する役割を果たすことができる。
基板１０は、半導体物質であって、シリコンまたはＳＯＩ（Ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板であってもよく、詳しくは、ｐ型半導体物質であってｐ型シリコンであってもよい。基板１０は、更にドーパント（ｄｏｐａｎｔ）でドーピングされた物質を用いることもできるが、これに限定されるものではない。
導電層３０は、金属または金属化合物を含むことができる。前記金属または金属化合物は、Ｔｉ、Ｎｉ、Ｃｒ／Ａｕ、Ａｇ及びこれらの中で選択される２以上の組み合わせを含む金属元素を含むことができ、金属電極（ｍｅｔａｌ ｅｌｅｃｔｒｏｄｅ）、金属配線（ｍｅｔａｌ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）などの電子素子用に適用されるのに適する種類の金属元素を含む種類のものであれば限定されることなく使用可能である。
基板１０と拡散障壁層２０は直接的に接触してバンデルバルス力（ｖｄＷ、ｖａｎ ｄｅｒ Ｗａａｌｓ ｆｏｒｃｅ）によるファンデルワールス結合を形成することができる。具体的に、基板１０の表面のシリコン格子と拡散障壁層２０との接合は、バンデルバルス力による結合で形成されることができる。各層の原子は互いに交差されて混合若しくは浸透されないながら各界面を物理的に明らかに区分させるもの、すなわち基板１０と拡散障壁層２０との間にバンデルバルスギャップ（ｖａｎ ｄｅｒ Ｗａａｌｓ ｇａｐ）を形成するものであってもよい。特に、拡散障壁層２０の製造過程において、具体的に、転写（ｔｒａｎｓｆｅｒ）工程、より具体的に、湿式転写（ｗｅｔ ｔｒａｎｓｆｅｒ）工程の適用により表面の物理的損傷が最小化されるとともに、均一な（ｕｎｉｆｏｒｍ）厚さの拡散障壁層２０が形成されることができる。基板１０の表面にファンデルワールス結合によって形成された拡散障壁層２０が設けられることで、基板１０表面の反応性の高いダングリングボンド（ｄａｎｇｌｉｎｇ ｂｏｎｄ）が除去され、基板１０固有の物性が保存することができるので、高集積素子の具現に有利に適用され得る。
拡散障壁層２０と導電層３０も直接接触を形成することができるが、これら２つの間の界面は理想的にはバンデルバルス（ｖｄＷ）結合が形成されることができるが、実際にはバンデルバルス（ｖｄＷ）結合を形成することができずに拡散障壁層２０中に導電層３０の金属原子の拡散による相互混合（ｉｎｔｅｒｍｉｘｉｎｇ）領域を含むこともできる。
拡散障壁層２０を通じて基板１０及び導電層３０の物質（原子）の移動／拡散を制御することができ、これによって、電子（ｅｌｅｃｔｒｏｎ）の注入を制御することができる。従来の直接接触を形成する金属－半導体界面では金属電極を形成する通常の蒸着方法によって金属原子がシリコン結晶内に拡散（ｄｉｆｆｕｓｉｏｎ）または浸透（ｐｅｎｅｔｒａｔｉｏｎ）して異種元素の相互混合（ｉｎｔｅｒｍｉｘｉｎｇ）の欠陷が形成されることがある。しかし、本発明による集積構造体は、拡散障壁層２０を具備することで、導電層３０から基板１０格子内への方向に（例えば、金属→Ｓｉの方向）金属原子が拡散することを遮断することができる。よって、金属原子がシリコン基板結晶内に拡散して相互混合（ｉｎｔｅｒｍｉｘｉｎｇ）の結合を形成することと、シリコンと金属の化合物であるシリサイド（Ｓｉｌｉｃｉｄｅ）を形成することを抑制して界面欠陥の密度を減少させることで基板１０から導電層３０への逆方向（例えば、Ｓｉ→金属方向）の電子（ｅｌｅｃｔｒｏｎ）の注入を遮断する効果を奏することができる。これにより、基板１０と導電層３０との間の界面での接触抵抗が減少し、トラップ密度が減少して、ショットキー障壁の高さが減少することができる。よって、拡散障壁層２０を通じて電子素子のリーク電流を減らして整流特性を極大化して準理想的界面を形成することができるようになるので、電気的特性の改善効果を奏することができる。
また、拡散障壁層２０を通じて導電層３０から基板１０への方向に正孔（ｈｏｌｅ）の注入を制御することができる。具体的に、拡散障壁層２０を通じて導電層３０の金属から基板１０への方向に（例えば、金属→Ｓｉ方向）の正孔（ｈｏｌｅ）注入の効率を向上させて、素子の駆動性能であるＯＮ／ＯＦＦ比を１００倍以上向上させることできる。これは拡散障壁層２０の適用によって、シリコン（Ｓｉ）格子内への金属原子の浸透による金属誘起ギャップ状態（Ｍｅｔａｌ ｉｎｄｕｃｅｄ ｇａｐ ｓｔａｔｅ）の形成を抑制されて、金属／半導体界面でのフェルミレベルピニング（Ｆｅｒｍｉ ｌｅｖｅｌ ｐｉｎｎｉｎｇ）現象なしに電圧駆動によるフェルミレベルを自在に制御し得る。その結果、このような原因によって、正孔注入を邪魔する要素を根本的に取り除いて、正孔注入の効率向上ができるものと説明できる。
特に、正孔（ｈｏｌｅ）注入の効率を高めるために、拡散障壁層２０を単層（ｍｏｎｏｌａｙｅｒ）で形成することができ、一つ以上の層が繰り返して積層されて２層以上の多層（ｍｕｌｔｉｌａｙｅｒ）で形成される場合は、正孔（ｈｏｌｅ）注入の効率が低下する恐れがあるので望ましくない。正孔（ｈｏｌｅ）注入の効率を高める単層の拡散障壁層２０の厚さは、ナノ乃至サブナノスケール以下の薄い（ｓｈａｌｌｏｗ）厚さを有することができ、１ｎｍ以下で極めて薄くてもよく、薄い厚さを有し、かつ優れた特性を維持することができる。拡散障壁層２０の厚さは、０．１～１０Åであってもよく、具体的に、０．３～９Å、より具体的に、０．５～８Åであってもよい。一実施形態において、拡散障壁層２０の厚さは７Åであってもよいが、これに限定されるものではない。このような拡散障壁層２０は、微細線幅を有する高集積素子の具現に有利に適用され得る。
また、拡散障壁層２０は、約１０－２Ω・ｃｍ以下、具体的に約１０－４～１０－２Ω・ｃｍの低い比抵抗（ｒｅｓｉｓｔｉｖｉｔｙ）値を有してもよい。拡散障壁層２０が低い比抵抗を有するので金属や半金属（ｓｅｍｉｍｅｔａｌ）に類似した水準の優れた電気伝導度を有してもよい。ただし、拡散障壁層２０の厚さが極めて薄い場合、例えば１ｎｍ以下の場合には半導体水準の比抵抗値を有してもよい。
拡散障壁層２０は半導体性物質であって、遷移金属ダイカルコゲナイド（ＴＭＤ、Ｔｒａｎｓｉｔｉｏｎ Ｍｅｔａｌ Ｄｉｃｈａｌｃｏｇｅｎｉｄｅ）物質を含むことができる。遷移金属ダイカルコゲナイド物質は、２次元結晶構造を持ち、優れた拡散防止特性を有することができ、非常に薄い厚さで形成されることができるなど、多様な長所を有することができる。前記遷移金属ダイカルコゲナイド（ＴＭＤ）は、ドーピングなしにｎ型またはｐ型半導体特性を有する物質であってもよく、特に、前記遷移金属ダイカルコゲナイド（ＴＭＤ）はｐ型半導体特性を有する物質であることができる。ドーピング特性を強化するためにはカルコゲン原子層での原子置換工程が更に行われてもよい。
ｐ型半導体特性を有する前記遷移金属ダイカルコゲナイド（ＴＭＤ）層は、ｐ型シリコン基板１０と接触することで、シリコン基板１０の表面にあるシリコンダングリングボンド（Ｓｉ ｄａｎｇｌｉｎｇ ｂｏｎｄｓ）が空気中の酸素原子と化学結合して形成される絶縁体である二酸化シリコン（ＳｉＯ２）を抑制することができるとともに、導電層３０の蒸着工程時、導電層３０の金属原子が直接シリコン格子内に拡散することと、シリサイド（Ｓｉｌｉｃｉｄｅ）が形成されることを抑制することができるので、シリコン基板の不均質性の問題を基本的に遮断することができる。これにより、シリコンバンドの構造における金属誘起ギャップ状態（Ｍｅｔａｌ ｉｎｄｕｃｅｄ ｇａｐ ｓｔａｔｅ）の形成を遮断することで、その結果、フェルミレベルピニング（Ｆｅｒｍｉ ｌｅｖｅｌ ｐｉｎｎｉｎｇ）現象を抑制することができる。
前記遷移金属ダイカルコゲナイド物質は、一般式ＭＸ２で表され、ここでＭは遷移金属元素であって、例えば、Ｍｏ、Ｗ、Ｎｂ、Ｖ、Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔｃ、Ｒｅ、Ｒｕ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ｇａ、Ｉｎ、Ｓｎ、Ｇｅ、Ｐｂまたはこれらの中で選択される２以上の組み合わせを含むことができ、Ｘは、カルコゲン（ｃｈａｌｃｏｇｅｎ）元素であって、Ｓ、Ｓｅ、Ｔｅまたはこれらの中で選択される２以上の組み合わせを含むことができる。具体的に、前記遷移金属ダイカルコゲナイド物質は、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＨｆＳ２、ＨｆＳｅ２、ＮｂＳｅ２、ＲｅＳｅ２、ＰｄＴｅ２またはこれらの中で選択される２以上の組み合わせを含むことができる。より具体的に、前記遷移金属ダイカルコゲナイド物質は、ＭｏＳ２、ＭｏＳｅ２、ＷＳ２、ＷＳｅ２またはこれらの中で選択される２以上の組み合わせを含むことができ、一実施形態においてＷＳｅ２を含むことができるが、これらに限定されるものではない。
前記遷移金属ダイカルコゲナイド物質の結晶構造（ｃｒｙｓｔａｌ ｓｔｒｕｃｔｕｒｅ）は、遷移金属であるＭとカルコゲン元素であるＸとの間に共有結合をしており、これを基盤として平面方向に六方晶（ｈｅｘａｇｏｎａｌ）構造を有するようになる。更なる相変化段階若しくはドーピング段階によって結晶構造を変化させてもよい。
また、拡散障壁層２０として前記遷移金属ダイカルコゲナイド物質を具備する場合、層の外へ延びるダングリングボンド（ｄａｎｇｌｉｎｇ ｂｏｎｄ）が不在するので、基板１０上に形成される際に基板１０固有の物性が保存することができ、高集積素子の具現に有利に適用可能である。
図２は、本発明の一実施形態による集積構造体に対して金属－半導体界面の断面を撮影した透過電子顕微鏡（ＴＥＭ）の結果、その断面に対する元素マッピングの結果及びＥＤＳ分析の結果である。
図２を参照すれば、ＷＳｅ２拡散障壁層を具備しないで金属（Ｎｉ）電極が基板と直接接触する集積構造体は、金属原子がシリコン結晶内へ拡散（ｄｉｆｆｕｓｉｏｎ）または浸透（ｐｅｎｅｔｒａｔｉｏｎ）して基板との界面層（ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ）で金属元素（Ｎｉ）と酸素（Ｏ）元素が同時に存在することを確認することができ、これによって異種元素の混合による相互混合（ｉｎｔｅｒｍｉｘｉｎｇ）領域を形成したことが分かる。
図３は、本発明の一実施形態による集積構造体に対して、金属－拡散障壁層－半導体界面の断面を示した模式図であって、金属－拡散障壁層－半導体界面の断面を撮影した透過電子顕微鏡（ＴＥＭ）の結果及びその断面に対するＥＤＳ元素マッピングの結果である。
図３を参照すれば、ＷＳｅ２拡散障壁層を具備してＳｉ／ＷＳｅ２界面が構築されて金属（Ａｇ）が積層された集積構造体は、金属原子がシリコン結晶内へ拡散（ｄｉｆｆｕｓｉｏｎ）または浸透（ｐｅｎｅｔｒａｔｉｏｎ）できなかったので、相互混合（ｉｎｔｅｒｍｉｘｉｎｇ）領域が形成されていないことを確認することができる。
以下、本発明を実施例及び比較例を利用してより詳細に説明する。しかし、下記の実施例及び比較例は本発明の例証のためのものであり、本発明の範囲がこれらに限定されるものではない。
製造例１：ＷＳｅ ２ 薄膜の合成方法
二セレン化タングステン（ＷＳｅ２）を合成するために、２つの加熱ゾーン（ｈｅａｔｉｎｇ ｚｏｎｅ）が具備された化学気相成長（ＣＶＤ；Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）の装備を使用する。まず、基板として二酸化シリコン（ＳｉＯ２）を用い、セレニウム（Ｓｅ、９９．５％、Ｓｉｇｍａ－Ａｌｄｒｉｃｈ社製）粉末４８０ｍｇが盛られた石英ボートを左側の加熱ゾーン（ｈｅａｔｉｎｇ ｚｏｎｅ）に配置し、ＮａＣｌ（９９％、Ｓｉｇｍａ－Ａｌｄｒｉｃｈ社製）４０ｍｇ及び酸化タングステン（ＷＯｘ、９９．９％、Ｓｉｇｍａ－Ａｌｄｒｉｃｈ社製）２４０ｍｇの混合粉末が盛られた石英ボートを右側の加熱ゾーン（ｈｅａｔｉｎｇ ｚｏｎｅ）に配置した。その後、二つの石英ボートの間隔は４０ｃｍに設定した状態で、各加熱ゾーンの温度を左側ゾーンは８７０℃、右側ゾーンは６４０℃にして１０分間ＷＳｅ２を成長させた。この時、キャリアガスとしてＡｒ／Ｈ２ガスの流量は１００／２０ｓｃｃｍであり、合成段階で工程圧力は１～１００Ｔｏｒｒに最適化した。
製造例２：湿式転写（ｗｅｔ ｔｒａｎｓｆｅｒ）方法を用いてＳｉ／ＷＳｅ ２ 界面形成
前記製造例１の方法で製造された二酸化シリコン（ＳｉＯ２）基板に成長されたＷＳｅ２薄膜の上にＰＭＭＡ（Ｐｏｌｙ（ｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ））高分子溶液をコーティングした。ＰＭＭＡコーティング後、製造されたＰＭＭＡ／ＷＳｅ２／ＳｉＯ２を３ｗｔ％のＫＯＨ溶液に浸漬させてＰＭＭＡ／ＷＳｅ２層とＳｉＯ２基板とを分離した。一方、露光工程によってパターニングされたシリコン（Ｓｉ）基板を製造した。剥離されたＰＭＭＡ／ＷＳｅ２層を露光工程によってパターニングされたｐ型シリコン（Ｓｉ）基板の上で移送（ｔｒａｎｓｆｅｒ）し、アセトンを用いてＰＭＭＡおよび感光液（ＰＲ）を除去した。これによって、湿式転写（ｗｅｔ ｔｒａｎｓｆｅｒ）方法を用いてシリコン（Ｓｉ）基板上に設けられるＷＳｅ２薄膜を製造し、これによってバンデルバルス（ｖｄＷ）結合が形成されたＳｉ／ＷＳｅ２界面を用意した。
実施例：バンデルバルス力（ｖｄＷ）によって結合されたＳｉ／ＷＳｅ ２ 界面を含むショットキーダイオード及びトランジスター
前記製造例２の方法で製造されたＳｉ／ＷＳｅ２界面を含めてショットキーダイオード（Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）及びシリコン（Ｓｉ）チャンネルトランジスターを製作した。Ｓｉ／ＷＳｅ２界面を含む基板上に金属電極パターニング（ｐａｔｔｅｒｎｉｎｇ）のための露光工程を進行した後、電子ビーム蒸発法（ｅ－ｂｅａｍ ｅｖａｐｏｒａｔｏｒ）で金属電極を蒸着した。この時、前記金属電極として用いられるための金属は、Ｔｉ、Ｎｉ、Ｃｒ／Ａｕ及びＡｇを用いた。次いで、露光工程で進行したパターン化された感光液をアセトンを用いて除去するリフトオフ（ｌｉｆｔ－ｏｆｆ）方法で金属電極を形成することでショットキーダイオードを製作した。
一方、Ｓｉチャンネルトランジスターは、ＳＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハを用いたバックゲート（ｂａｃｋ ｇａｔｉｎｇ）構造で製作した。チャンネル長さ１０μｍ、幅２μｍであるＳｉチャンネル上に前記製造例２の方法で製造されたＳｉ／ＷＳｅ２界面を形成し、その上に電子ビーム蒸発法（ｅ－ｂｅａｍｅｖａｐｏｒａｔｏｒ）でＮｉ電極を蒸着することでＮｉ電極の真下にＷＳｅ２層を接合させた。ここで、ＷＳｅ２／Ｎｉ界面は、理想的にはバンデルバルス（ｖｄＷ）結合で形成されることができるが、実際の工程などのイシューによってバンデルバルス（ｖｄＷ）結合を形成することができずにＷＳｅ２層の表面が損傷してＷＳｅ２層中へのＮｉ原子の拡散による相互混合（ｉｎｔｅｒｍｉｘｉｎｇ）領域を含んでもよい。露光工程によってチャンネルをパターニング後、プラズマを用いた乾式酸化法で軽くＳＯＩウェハの表面を酸化させた後、前述したリフトオフ（ｌｉｆｔ－ｏｆｆ）方法と同様な方法を用いて金属（Ｎｉ）電極を形成した。
比較例：Ｓｉ／ＷＳｅ ２ 界面を含まないショットキーダイオード及びトランジスターの製造
前記製造例２の方法で製造されたＳｉ／ＷＳｅ２界面を含まないことを除き、実施例と同一の方法を用いてショットキーダイオード（Ｓｃｈｏｔｔｋｙ ｄｉｏｄｅ）及びシリコン（Ｓｉ）チャンネルトランジスターを製造した。
試験例：バンデルバルス（ｖｄＷ）結合されたＳｉ／ＷＳｅ ２ 界面を含むショットキーダイオード及びトランジスターの測定
［ショットキー障壁］
金属／半導体界面でのＷＳｅ２界面形成による金属／半導体界面欠陥の減少効果を分析するために、ショットキー（Ｓｃｈｏｔｔｋｙ）ダイオードの電気的特性分析を行った。具体的に、Ｉ－Ｖ整流特性、ショットキー（Ｓｃｈｏｔｔｋｙ）障壁の高さ（Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｈｅｉｇｈｔ、ＳＢＨ）、及び界面トラップ密度（Ｄｉｔ）を計算してＷＳｅ２界面層挿入効果を立証した。Ｉ－Ｖ整流特性は、電圧（Ｖ）を－２Ｖ～２Ｖに印加して電流（Ｉ）の結果を得た。ショットキーダイオードの電流は、一般に下記式１によって決められることができる。
[数１]
Ｉ＝Ｉ０［ｅｘｐ（ｑＶ／ηｋＴ）－１］．．．（１）
前記式１中、ｑは電荷量、Ｖは印加電圧、ηは理想係数（ｉｄｅａｌｉｔｙ ｆａｃｔｏｒ）、ｋはボルツマン（Ｂｏｌｔｚｍａｎｎ）定数、Ｔは温度である。また、Ｉ０（飽和電流）は、下記式２の通りである。
[数２]
Ｉ０＝ＡＡ＊Ｔ２ｅｘｐ（－ｑφ０／ｋＴ）．．．（２）
前記式２中、Ａはダイオード面積、Ａ＊はリチャードソン（Ｒｉｃｈａｒｄｓｏｎ）定数、Ｔは温度、ｑは電荷量、ｋはボルツマン（Ｂｏｌｔｚｍａｎｎ）定数、φ０はショットキー障壁の高さ（ＳＢＨ、Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ ｈｅｉｇｈｔ）である。これによって、飽和電流（Ｉ０）を構成する変数は、温度（Ｔ）とショットキー障壁の高さ（φ０）であることが分かる。これを利用して常温（ＲＴ、２５℃）～７５℃まで１０℃の間隔で７個の温度地点で飽和電流を測定してショットキー障壁の高さを計算した。実際にショットキーダイオードの電流流れは、低いＳＢＨによって流れる電流に支配的に決まるので、ショットキー障壁の高さを補正する障壁の高さの不均質性（Ｂａｒｒｉｅｒ Ｈｅｉｇｈｔ Ｉｎｈｏｍｏｇｅｎｅｉｔｉｅｓ（ＢＨＩ））モデルを通じて修正計算されることができる。
［電荷トラップ密度Ｄｉｔ］
電荷トラップは、主に界面欠陷によって発生するので、トラップ密度の変化を通じて界面欠陷の変化を間接的に類推することができる。さらに、界面のトラップは電荷を捕獲及び放出するのでＣ－Ｖ（Ｃａｐａｃｉｔａｎｃｅ－Ｖｏｌｔａｇｅ）及びＧ－Ｖ（Ｃｏｎｄｕｃｔａｎｃｅ－Ｖｏｌｔａｇｅ）の測定を行うことでトラップ密度の変化を定量的に計算した。Ｃ－Ｖ及びＧ－Ｖの測定は、１００ｋＨｚから１ＭＨｚまで１００ｋＨｚの単位で周波数を固定し、－２Ｖから２Ｖまで交流電圧を印加してキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）とコンダクタンス（ｃｏｎｄｕｃｔａｎｃｅ）の変化を得た。トラップ密度Ｄｉｔは下記式３によって定量的に表すことができる。
[数３]
Ｄｉｔ＝（２．５／Ａｑ）（Ｇ／ω）ｐｅａｋ．．．（３）
前記式３中、Ａはダイオード面積、ｑは電荷量、Ｇはコンダクタンス（Ｃｏｎｄｕｃｔａｎｃｅ）、ωは各振動数である。
図４は、本発明の一実施形態による集積構造体に対して、（ａ）、（ｃ）金属－半導体界面のエネルギーダイヤグラム及びＣ－Ｖグラフであり、（ｂ）、（ｄ）金属－拡散障壁層－半導体界面のエネルギーダイヤグラム及びＣ－Ｖグラフである。
図４（ａ）及び図４（ｃ）を参照すれば、直接接触を形成する金属－半導体界面では、金属電極を形成する一般的な蒸着方法によって、金属原子がシリコン結晶内へ拡散（ｄｉｆｆｕｓｉｏｎ）または浸透（ｐｅｎｅｔｒａｔｉｏｎ）して異種元素の相互混合（ｉｎｔｅｒｍｉｘｉｎｇ）の欠陷が形成されることができる。このような相互混合（ｉｎｔｅｒｍｉｘｉｎｇ）の欠陷によってシリコン（Ｓｉ）基板固有の（ｉｎｔｒｉｎｓｉｃ）物性が変形されてシリコン（Ｓｉ）バンドギャップ内の金属誘起ギャップ状態（ＭＩＧＳ、ｍｅｔａｌ－ｉｎｄｕｃｅｄｇａｐｓｔａｔｅ）が形成され、これはゲートを介した静電気駆動時フェルミレベルピニング（Ｆｅｒｍｉｌｅｖｅｌｐｉｎｎｉｎｇ）現象を引き起こすという問題が発生する恐れがある。このため、金属－半導体界面の接触抵抗が増加して出力電流が低下し、これを具備する素子の駆動電圧は増加するようになるので、これによる界面のストレスが増大されて素子の劣化につながることができる。
一方、図４（ｂ）及び図４（ｄ）に示したように、基板と金属との間に拡散障壁層（ＷＳｅ２）の挿入による効果としてショットキー障壁（Ｓｃｈｏｔｔｋｙ ｂａｒｒｉｅｒ）高さの減少と界面トラップ密度Ｄｉｔの減少を確認した。キャパシタンス（Ｃａｐａｃｉｔａｎｃｅ）－電圧（Ｖｏｌｔａｇｅ）の測定結果、ＷＳｅ２挿入後トラップ密度Ｄｉｔが１０倍以上減少して欠陷の密度が減少することを確認した。また、Ｎｉ、Ｔｉ、Ａｕ／Ｃｒ、Ａｇなどの電極として使用可能な多様な金属でも前記結果と同様に密度の減少を確認した。
図５は、本発明の一実施形態による集積構造体に対して、（ａ）集積構造体を具備する電子素子（Ｓｉ ｐ－ＭＯＳ）の模式図であり、拡散障壁層の有無による（ｂ）Ｉ－Ｖグラフであり、（ｃ）Ｏｎ／Ｏｆｆ比及び（ｄ）最大移動度（Ｍａｘ ｍｏｂｉｌｉｔｙ）に対する統計結果を示した結果である。
図５に示したように、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板にＷＳｅ２及び金属積層構造物として電極が形成されたＳｉ素子であり、ドレーン（ｄｒａｉｎ）電圧印加時、金属／ＷＳｅ２電極を介して注入された正孔電荷がシリコンチャンネル（Ｓｉ ｃｈａｎｎｅｌ）を介して伝送されて駆動されることを確認することができる。
以上、添付の図面を参照して本発明の実施例を説明したが、本発明の属する技術分野における通常の知識を有する者は本発明がその技術的思想や要旨を変更することなく他の具体的な形態で実施される。したがって、前述した実施例はすべての面で例示的なものであり限定的ではない。
１００ 集積構造体
１０ 基板
２０ 拡散障壁層
３０ 導電層

Claims (9)

  1. ｐ型シリコンまたはｐ型ＳＯＩ（Ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）基板と、
    前記基板と離間して金属または金属化合物を含む導電層と、
    前記基板と前記導電層との間に設けられ、ｐ型半導体性物質を含む拡散障壁層と、
    を含み、
    前記基板及び前記拡散障壁層は、直接接触してファンデルワールス結合を形成し、
    前記拡散障壁層は前記基板から前記導電層への電子（ｅｌｅｃｔｒｏｎ）の注入を遮り、前記導電層から前記基板への正孔（ｈｏｌｅ）の注入を行う
    ことを特徴とする集積構造体。
  2. 前記拡散障壁層は、単層（ｍｏｎｏｌａｙｅｒ）である
    請求項１に記載の集積構造体。
  3. 前記拡散障壁層の厚さは、０．１～１０Åである
    請求項１に記載の集積構造体。
  4. 前記拡散障壁層は、遷移金属ダイカルコゲナイド物質を含む
    請求項１に記載の集積構造体。
  5. 前記遷移金属ダイカルコゲナイド物質は、一般式ＭＸ２で表され、
    前記Ｍは、遷移金属元素であって、Ｍｏ、Ｗ、Ｎｂ、Ｖ、Ｔａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｔｃ、Ｒｅ、Ｒｕ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ｇａ、Ｉｎ、Ｓｎ、Ｇｅ、Ｐｂまたはこれらの中から選択される２以上の組み合わせを含み、
    前記Ｘは、カルコゲン（ｃｈａｌｃｏｇｅｎ）元素であって、Ｓ、Ｓｅ、Ｔｅまたはこれらの中で選択される２以上の組み合わせを含む
    請求項４に記載の集積構造体。
  6. 前記遷移金属ダイカルコゲナイド物質は、ＭｏＳ２、ＭｏＳｅ２、ＭｏＴｅ２、ＷＳ２、ＷＳｅ２、ＷＴｅ２、ＺｒＳ２、ＺｒＳｅ２、ＨｆＳ２、ＨｆＳｅ２、ＮｂＳｅ２、ＲｅＳｅ２、ＰｄＴｅ２またはこれらの中で選択される２以上の組み合わせを含む
    請求項４に記載の集積構造体。
  7. 前記遷移金属ダイカルコゲナイド物質の結晶構造は、平面方向に六方晶（ｈｅｘａｇｏｎａｌ）構造である
    請求項４に記載の集積構造体。
  8. 前記金属は、Ｔｉ、Ｎｉ、Ｃｒ／Ａｕ、Ａｇ及びこれらの中で選択される２以上の組み合わせを含む
    請求項１に記載の集積構造体。
  9. 請求項１ないし８のいずれかに記載の集積構造体を含む
    ことを特徴とする電子素子。
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