JP7673003B2 - 薄膜電子部品を使用するスケーラブルな高電圧制御回路 - Google Patents

薄膜電子部品を使用するスケーラブルな高電圧制御回路 Download PDF

Info

Publication number
JP7673003B2
JP7673003B2 JP2022019486A JP2022019486A JP7673003B2 JP 7673003 B2 JP7673003 B2 JP 7673003B2 JP 2022019486 A JP2022019486 A JP 2022019486A JP 2022019486 A JP2022019486 A JP 2022019486A JP 7673003 B2 JP7673003 B2 JP 7673003B2
Authority
JP
Japan
Prior art keywords
transistor
gate
drain
layer
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022019486A
Other languages
English (en)
Other versions
JP2022138120A (ja
JP2022138120A5 (ja
Inventor
チョンピン・ルー
Original Assignee
パロ アルト リサーチ センター，エルエルシー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パロ アルト リサーチ センター，エルエルシー filed Critical パロ アルト リサーチ センター，エルエルシー
Publication of JP2022138120A publication Critical patent/JP2022138120A/ja
Publication of JP2022138120A5 publication Critical patent/JP2022138120A5/ja
Application granted granted Critical
Publication of JP7673003B2 publication Critical patent/JP7673003B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/008—MEMS characterised by an electronic circuit specially adapted for controlling or driving the same
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6746—Amorphous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
    • H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
    • H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
    • H10F30/22—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes
    • H10F30/227—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only one potential barrier, e.g. photodiodes the potential barrier being a Schottky barrier
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F77/00—Constructional details of devices covered by this subclass
    • H10F77/10—Semiconductor bodies
    • H10F77/16—Material structures, e.g. crystalline structures, film structures or crystal plane orientations
    • H10F77/162—Non-monocrystalline materials, e.g. semiconductor particles embedded in insulating materials
    • H10F77/166—Amorphous semiconductors
    • H10F77/1662—Amorphous semiconductors including only Group IV materials
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2201/00—Specific applications of microelectromechanical systems
    • B81B2201/03—Microengines and actuators
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/03—Electronic circuits for micromechanical devices which are not application specific, e.g. for controlling, power supplying, testing, protecting
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12035—Materials
    • G02B2006/12061—Silicon
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B2006/12133—Functions
    • G02B2006/12145—Switch

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Micromachines (AREA)
  • Networks Using Active Elements (AREA)
  • Dc-Dc Converters (AREA)

Description

本教示は、概して、微小電気機械システム（microelectromechanical system、ＭＥＭＳ）関するものであり、より具体的には、ＭＥＭＳアクチュエータを駆動するための高電圧スイッチングデバイスに関する。
ＭＥＭＳは、小さい（例えば、顕微鏡的な）システム、特に可動部分を有するものである。ＭＥＭＳは、１～１００マイクロメートル（μｍ）のサイズの構成要素から作製され、ＭＥＭＳは、一般に、２０マイクロメートル～１ミリメートル（ｍｍ）のサイズの範囲である。ＭＥＭＳは、通常、データを処理する中央ユニット（例えば、マイクロプロセッサ）と、環境（例えば、マイクロセンサ）と相互作用するいくつかの構成要素と、を含む。ＭＥＭＳの大きい表面積対容積比のため、周囲の電磁気（例えば、静電荷及び磁気モーメント）及び流体力学（例えば、表面張力及び粘度）によって生成される力は、より大規模な機械デバイスによるものよりも重要な設計上の考慮事項である。
ＭＥＭＳは、典型的には、静電作動、圧電作動、又は熱作動を使用する。静電作動は、電磁作動及び熱作動よりも良好により小さいサイズにスケールダウンされる。しかしながら、静電作動は、典型的には、十分な出力を発生させるために、電磁作動及び熱作動よりも高い電圧（例えば、数ｋＶ）に依存する。同程度のサイズ及び重量のアクチュエータを有する微小電子部品においてそのような高電圧を発生させること及び制御することはどちらも困難である。
以下は、本教示の１つ以上の実施形態のいくつかの態様の基本的な理解を提供するために、簡略化された概要を提示する。この概要は、広範な概略ではなく、本教示の主要又は重要な要素を特定することも、本開示の範囲を明示することも意図していない。むしろ、その主な目的は、単に、後に提示される詳細な説明の前置きとして、１つ以上の概念を簡略化された形式で提示するだけである。
デバイスが開示される。本デバイスは、第１の光スイッチを有する第１の段と、第１の光スイッチに接続された第１のトランジスタと、第１の光スイッチ及び第１のトランジスタに接続された第２のトランジスタと、を含む。本デバイスはまた、第２の光スイッチを有する第２の段と、第２のトランジスタ及び第２の光スイッチに接続された第３のトランジスタと、第２のトランジスタ、第２の光スイッチ、及び第３のトランジスタに接続された第４のトランジスタと、を含む。
アクチュエータを駆動するためのスイッチングデバイスが開示される。スイッチングデバイスは、第１の段を含む。第１の段は、第１のフォトダイオードを含む。第１の段はまた、ソースと、ゲートと、ドレインと、を有する、第１のトランジスタも含む。第１のトランジスタのソース及びゲートは、互いに接続され、第１のトランジスタのドレインは、第１のフォトダイオードに接続される。第１の段はまた、ソースと、ゲートと、ドレインと、を有する、第２のトランジスタも含む。第２のトランジスタのソースは、第１のトランジスタのソース及びゲートに接続される。第２のトランジスタのゲートは、第１のフォトダイオード及び第１のトランジスタのドレインに接続される。第２のトランジスタのドレインは、第１のフォトダイオードに接続される。スイッチングデバイスはまた、第２の段も含む。第２の段は、第２のフォトダイオードを含む。第２の段はまた、ソースと、ゲートと、ドレインと、を有する、第３のトランジスタも含む。第３のトランジスタのソース及びゲートは、互いに、かつ第２のトランジスタのドレインに接続され、第３のトランジスタのドレインは、第２のフォトダイオードに接続される。第２の段はまた、ソースと、ゲートと、ドレインと、を有する、第４のトランジスタも含む。第４のトランジスタのソースは、第２のトランジスタのドレインに、かつ第３のトランジスタのソース及びゲートに接続される。第４のトランジスタのゲートは、第２のフォトダイオード及び第３のトランジスタのドレインに接続される。第４のトランジスタのドレインは、第２のフォトダイオードに接続される。
微小電気機械システム（ＭＥＭＳ）アクチュエータを駆動するための高電圧スイッチングデバイスが開示される。スイッチングデバイスは、第１の段を含む。第１の段は、第１の端子接点及び第２の端子接点を備える半導体を有する第１のフォトダイオードを含む。半導体は、水素化アモルファスシリコン（hydrogenated amorphous silicon、ａ－Ｓｉ：Ｈ）を含む。第１及び第２の端子接点は、半導体に対するショットキバリアを形成する。第１の段はまた、ソースと、ゲートと、ドレインと、を有する、第１のトランジスタも含む。第１のトランジスタのソース及びゲートは、互いに接続される。第１のトランジスタのドレインは、第１のフォトダイオードの第１の端子接触に接続される。第１のトランジスタは、約０．０１～約０．１のＷ／Ｌ比を有する。第１の段はまた、ソースと、ゲートと、ドレインと、を有する、第２のトランジスタも含む。第２のトランジスタのソースは、第１のトランジスタのソース及びゲートに接続される。第２のトランジスタのゲートは、第１のフォトダイオードの第１の端子接点及び第１のトランジスタのドレインに接続される。第２のトランジスタのドレインは、第１のフォトダイオードの第２の端子接点に接続される。スイッチングデバイスはまた、第２の段も含む。第２の段は、第２のフォトダイオードを含む。第２の段はまた、ソースと、ゲートと、ドレインと、を有する、第３のトランジスタも含む。第３のトランジスタのソース及びゲートは、互いに、かつ第２のトランジスタのドレインに接続される。第３のトランジスタのドレインは、第２のフォトダイオードに接続される。第２の段はまた、ソースと、ゲートと、ドレインと、を有する、第４のトランジスタも含む。第４のトランジスタのソースは、第２のトランジスタのドレインに、かつ第３のトランジスタのソース及びゲートに接続される。第４のトランジスタのゲートは、第２のフォトダイオード及び第３のトランジスタのドレインに接続される。第４のトランジスタのドレインは、第２のフォトダイオードに接続される。
本明細書の一部に組み込まれ、本明細書の一部を構成する添付図面は、本教示の実施形態を示し、本明細書と共に本開示の原理を説明する役割を果たす。
一実施形態による、ＭＥＭＳアクチュエータを駆動するための高電圧スイッチングデバイスの概略図を表す。
一実施形態による、図１の一部分の拡大図を表す。
一実施形態による、デバイスの第１の段の回路図を表す。
一実施形態による、一緒にスタックされたデバイスの複数（例えば、４つ）の段の回路図を表す。
一実施形態による、デバイスの第１の段の一部分の概略側断面図を表す。
一実施形態による、デバイスの第１の段の電流電圧特性を示すグラフを表す。
一実施形態による、複数のスタック及び／又はカスケードされたデバイスの段（例えば、４段）の電流電圧特性を示すグラフを表す。
一実施形態による、デバイスの第１の段の一部分の概略側断面図を表す。
一実施形態による、ｎ＋ドープされたａ－Ｓｉ：Ｈ層が、Ｓ／Ｄ金属層とチャネルとの間に少なくとも部分的に位置付けられる場合の、デバイスの光スイッチの電流電圧特性を示すグラフを表す。
一実施形態による、Ｓ／Ｄ金属層が、チャネル（図８の右側に示す）上に少なくとも部分的に位置付けられる（すなわち、と直接接触した）場合の、光スイッチの電流電圧特性を示すグラフを表す。
一実施形態による、ＭＥＭＳアクチュエータを駆動するための別の高電圧スイッチングデバイスの概略図を表す。
一実施形態による、図１１の拡大部分を表す。
一実施形態による、図１１に示されるデバイスの一部分の概略側断面図を表す。
一実施形態による、図１１のデバイスの変換特性を示すグラフを表す。
ここで、本教示の例示の実施形態を詳細に参照し、この実施例を添付図面に示す。可能な限り、同じ参照番号が、同じ、類似、又は同様の部分を指すように図面全体にわたって使用される。
本開示は、微小電気機械システム（ＭＥＭＳ）に関する。ＭＥＭＳの第１の実施形態は、光カプラ（オプトカプラとも称される）であり得るか、又はそれを含み得る。光カプラ手法は、低電圧制御回路に対するインターフェース及び分離を簡略化する。光カプラ手法はまた、多数の段をカスケード（例えば、スタック）して、電圧定格を高め得る。光カプラ手法は、デバイスをオン及びオフするために光源が必要であるので、エネルギー効率が低下し得る。ＭＥＭＳの第２の実施形態は、インバータ薄膜トランジスタ（thin-film transistor、ＴＦＴ）及びバッファＴＦＴがサブデバイスレベルで密に集積される、２段インバータ／バッファトランジスタ構造であり得るか、又はそれを含み得る。そのような密な集積は、高電圧定格を達成することができるように、バッファＴＦＴのドレイン領域全体に高電圧を均一に分配するのを補助する。
水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）ベースの高電圧（high-voltage、ＨｉＶ）－ＴＦＴ、特に「オフセットゲート」ＴＦＴアーキテクチャは、２００Ｖ～５００Ｖ又は３００Ｖ～４００Ｖの動作電圧を提供することができる。オフセットゲートＴＦＴアーキテクチャは、非ゲートドリフトチャネル領域を有し得、これは、高電圧を非ゲート領域全体に分配して、高電界に起因する任意の流出プロセスを防止するための半導体のセクションを提供する。非ゲート領域は、任意の電圧（例えば、Ｅ＝Ｖ／Ｌ）を有する同じ電界を維持するように、長さをスケーリングすることができる。一実施例では、この設計に基づいて、８００ＶのＨｉＶ－ＴＦＴが構築され得る。
しかしながら、８００Ｖを超える電圧をスケーリングするには、この手法は、次第に効果的でなくなる。高電圧が局所的に集中して暴走破壊プロセスを生じさせないように、非ゲート領域全体に高電圧を一様に分配するように保つことは困難である。加えて、より長い非ゲート領域を有することは、オン電流に対する悪影響を有し得る。非ゲートチャネルは、必然的に「抵抗性」である。長い非ゲートチャネルを有するＴＦＴのオン電流は、同じチャネル幅には小さい場合がある。非ゲートチャネル長さの長さを拡大することは、オン／オフ比を急激に低下させ得る。８００ＶのＨｉＶ－ＴＦＴは、約３～４桁のオン／オフ比を有し得る。広範囲にわたって所望の電圧を実装するための信頼性の高い方式を有するスケーラブルな高電圧ドライバの基本的な難点は、暴走破壊プロセスを生じさせる高電圧が、チャネル材料又はデバイスの小さい領域に集中することを防止することである。
動作電圧範囲を拡大するために、複数の別個のトランジスタがカスケードされ得る。しかしながら、ＴＦＴの回路に実装することは困難であり、これまで行われなかった。別個のデバイス及びＴＦＴプロセスを使用することの間にはいくつかの違いが存在する。Ｎ型金属酸化膜半導体（N-type metal-oxide-semiconductor、ＮＭＯＳ）能動デバイスだけが、ａ－Ｓｉ：Ｈ ＴＦＴプロセスにおいて利用可能である。利用可能なＰ型金属酸化膜半導体（P-type metal-oxide-semiconductor、ＰＭＯＳ）又はバイポーラデバイスは存在しない。抵抗器は、ａ－Ｓｉ：Ｈ ＴＦＴプロセスの制限範囲を限定し、通常、レイアウト占有領域の非効率的な使用と考えられる。サブ回路は、典型的には、ＴＦＴ回路の能力を超える複雑なＤＣ－ＤＣコンバータであるので、複数の電圧レールを提供して、カスケードされたトランジスタアレイのゲートを制御するためにサブ回路を担持することは、一般に、利用不可能である。
図１は、一実施形態による、ＭＥＭＳアクチュエータを駆動するための高電圧スイッチングデバイス１００の概略図を表し、図２は、一実施形態による、図１の一部分の拡大図を表す。デバイス１００は、１つ以上の光スイッチを含むことができる（１０個が示される：１１０Ａ～１１０Ｊ）。光スイッチ１１０Ａ～１１０Ｊは、光を電流に変換するフォトダイオード（例えば、半導体ダイオード）であり得るか、又はそれを含み得る。一実施形態では、半導体は、ａ－Ｓｉ：Ｈであり得るか、又はそれを含み得る。半導体は、各々が２つの端子接点を含み得る。端子接点は、半導体に対するショットキバリアを形成し得る。端子接点材料は、ＴｉＷ、ＭｏＣｒ、Ｍｏ、Ｉｔｏ、若しくはそれらの組み合わせであり得るか、又はそれを含み得る。
デバイス１００はまた、１つ以上の第１のトランジスタも含み得る（１０個が示される：１２０Ａ～１２０Ｊ）。第１のトランジスタ１２０Ａ～１２０Ｊは、ＴＦＴであり得るか、又はそれを含み得る。第１のトランジスタ１２０Ａ、１２０Ｊは、（下で導入され、説明される）第２のトランジスタのゲートの放電経路を提供するために長く、かつ狭くあり得る。例えば、第１のトランジスタ１２０Ａ～１２０Ｊは、約２０ｕｍ～約５００ｕｍの長さ、及び約３ｕｍ～約１０ｕｍの幅を有し得る。
第１のトランジスタ１２０Ａ～１２０Ｊの各々は、ソース１２２Ａと、ゲート１２４Ａと、ドレイン１２４Ａと、を含み得る。下で更に詳細に説明するように、第１のトランジスタ１２０Ａ～１２０Ｊの各々は、光スイッチ１１０Ａ～１１０Ｊのそれぞれ１つに接続され得る。例えば、第１のトランジスタ１２０Ａが光スイッチ１１０Ａに接続され得る、及び第１のトランジスタ１２０Ｂが光スイッチ１１０Ｂに接続され得る、などである。第１のトランジスタ１２０Ａ～１２０Ｊは、１未満であるＷ／Ｌ比を有し得る。例えば、Ｗ／Ｌ比は、約０．１～約０．０１であり得る。
デバイス１００はまた、１つ以上の第２のトランジスタも含み得る（１０個が示される：１４０Ａ～１４０Ｊ）。第２のトランジスタ１４０Ａ～１４０Ｊは、ＨｉＶ－ＴＦＴであり得るか、又はそれを含み得る。より具体的には、第２のトランジスタ１４０Ａ～１４０Ｊは、第１のトランジスタ１２０Ａ～１２０Ｊよりも高い電圧で動作するように構成され得る。例えば、第１のトランジスタ１２０Ａ～１２０Ｊは、約１０Ｖ～約１００Ｖ（例えば、２０Ｖ）の電圧に定格され得、第２のトランジスタ１４０Ａ～１４０Ｊは、約２００Ｖ～約１０００Ｖ（例えば、４００Ｖ）の電圧に定格され得る。第２のトランジスタ１４０Ａ～１４０Ｊは、第１のトランジスタ１２０Ａ～１２０Ｊよりも短く、かつより広く／より厚くなり得る。例えば、第２のトランジスタ１４０Ａ～１４０Ｊは、約３ｕｍ～約１０ｕｍの長さ、及び約１０ｕｍ～約１０００ｕｍの幅を有し得る。
第２のトランジスタ１４０Ａ～１４０Ｊの各々は、ソース１４２Ａと、ゲート１４４Ａと、ドレイン１４４Ａと、を含み得る。第２のトランジスタ１４０Ａ～１４０Ｊの各々は、光スイッチ１１０Ａ～１１０Ｊのそれぞれ１つに、及び第１のトランジスタ１２０Ａ～１２０Ｊのそれぞれ１つに接続され得る。例えば、第２のトランジスタ１４０Ａが光スイッチ１１０Ａ及び第１のトランジスタ１２０Ａに接続され得る、並びに第２のトランジスタ１４０Ｂが光スイッチ１１０Ｂ及び第１のトランジスタ１２０Ｂに接続され得る、などである。第２のトランジスタ１４０Ａ～１４０Ｂのゲート１４４Ａ～１４４Ｊは、光スイッチ１１０Ａ～１１０Ｊによって制御され得る。例えば、第２のトランジスタの各々（例えば、１４０Ａ）は、光スイッチのそれぞれ１つ（例えば、１１０Ａ）及び／又は第１のトランジスタのそれぞれ１つ（例えば、１２０Ａ）を使用して制御され得、第２のトランジスタ（例えば、１４０Ａ）のゲート（例えば、１４４Ａ）を、第２のトランジスタ（例えば、１４０Ａ）のソース（例えば、１４２Ａ）と同じ電位にさせる。これは、光スイッチ１１０Ａが照明されていないときに、第２のトランジスタ（例えば、１４０Ａ）をオフ状態にさせ得る。
光スイッチ１１０Ａ、第１のトランジスタ１２０Ａ、及び第２のトランジスタ１２０Ａがデバイス１００、光スイッチ１１０Ｂ、第１のトランジスタ１２０Ｂの第１の段を形成し得る、並びに第２のトランジスタ１２０Ｂがデバイス１００の第２の段を形成し得る、などである。したがって、デバイス１００は、スタック及び／又はカスケードされる複数の（例えば、１０の）段を含み得、これは、デバイス１００が、単一のＴＦＴが取り扱うこと／耐えることができるよりも高い（例えば、１０倍の）動作可能な電圧範囲を達成するのを補助し得る。例えば、光スイッチ１１０Ａ～１１０Ｊ及び第２のトランジスタ１４０Ａ～１４０Ｊは、デバイス１００の動作電圧範囲を拡大するために、直列に接続されたカスケードであり得る。
デバイス１００はまた、１つ以上のパッドも含み得る（２つが示される：１５０Ａ、１５０Ｂ）。パッド１５０Ａ、１５０Ｂは、プローブステーションを使用してプローブするために使用されるように構成されている、金属パッドであり得る。第１のパッド１５０Ａは、第１の段に（例えば、第１のトランジスタ１２０Ａ及び／又は第２のトランジスタ１４０Ａに）接続され得る。第２のパッド１５０Ｂは、最後の（例えば、第１０の）段に（例えば、第１のトランジスタ１２０Ｊ及び／又は第２のトランジスタ１４０Ｊに）接続され得る。
デバイス１００はまた、１つ以上のパッドも含み得る（１０個が示される：１６０Ａ～１６０Ｊ）。第１のパッド１６０Ａが第１の段に（例えば、第１のトランジスタ１２０Ａ及び／又は第２のトランジスタ１４０Ａに）接続され得る、並びに第２のパッド１６０Ｂが第２の段に（例えば、第１のトランジスタ１２０Ｂ及び／又は第２のトランジスタ１４０Ｂに）接続され得る、などである。
デバイス１００をオンにするには、光源（例えば、低電圧制御回路によって制御されるＬＥＤ）が光スイッチ１１０Ａ～１１０Ｊを照明し、これが光電流を誘導し、第２のトランジスタ１４０Ａ～１４０Ｊのゲート電位をドレイン電圧に向かってバイアスする。これは、第２のトランジスタ１４０Ａ～１４０Ｊをオンにさせる。第１のトランジスタ１２０Ａ～１２０Ｊは、光スイッチ１１０Ａ～１１０Ｊの負荷としての役割を果たし得る。第２のトランジスタ１４０Ａ～１４０Ｊをオン状態に作動させる十分なゲート電圧を光電流によって誘導するために、所定の抵抗が必要である。
図３は、一実施形態による、デバイス１００の第１の段の回路図を表す。上で述べられるように、第１のトランジスタ１２０Ａは、ソース１２２Ａと、ゲート１２４Ａと、ドレイン１２６Ａと、を含み得、第２のトランジスタ１４０Ａは、ソース１４２Ａと、ゲート１４４Ａと、ドレイン１４６Ａと、を含み得る。第１のトランジスタ１２０Ａのドレイン１２６Ａは、光スイッチ１１０Ａの第１の側及び第２のトランジスタ１４０Ａのゲート１４４Ａに接続され得る。第１のトランジスタ１２０Ａのソース１２２Ａは、（例えば、共通ノード１７０Ａにおいて）第１のトランジスタ１２０Ａのゲート１２４Ａ及び第２のトランジスタ１４０Ａのソース１４２Ａに接続され得る。第２のトランジスタ１４０Ａのドレイン１４６Ａは、光スイッチ１１０Ａの第２の側に接続され得る。
図４は、一実施形態による、一緒にスタックされたデバイス１００の複数（例えば、４つ）の段の回路図４００を表す。示されるように、光スイッチ１１０Ａ及び第１の段の第２のトランジスタ１４０Ａのドレイン１４６Ａは、第２の段の共通ノード１７０Ｂに接続され得、光スイッチ１１０Ｂ及び第２の段の第２のトランジスタ１４０Ｂの１４６Ｂは、第３の段階の共通ノード１７０Ｃに接続され得、光スイッチ１１０Ｃ及び第３の段の第２のトランジスタ１４０Ｃのドレイン１４６Ｃは、第４の段の共通ノード１７０Ｄに接続され得る。光スイッチ１１０Ａ～１１０Ｄは、光の利用及び照明の均一性を確実にするために、照明領域の中へ一緒に近づけて位置付けられ得る。光スイッチ１１０Ａ～１１０Ｄは、一緒にグループ化されて、低電圧電子部品によって作動される１つの（又はより多くの）光源によって制御され得る。
図５は、一実施形態による、デバイス１００の第１の段の一部分の概略側断面図を表す。第１の段は、後方チャネルエッチストップａ－Ｓｉ：Ｈ ＴＦＴプロセスを使用して形成され得る。第１の段は、ゲート誘電体層（底部窒化物層とも称される）５１０と、ゲート誘電体層５１０上に位置付けられたレベル間誘電体（interlevel dielectric、ＩＬＤ）層５１２と、ＩＬＤ層５１２上に位置付けられた（頂部）不動態化層５１４と、を含み得る。
第１の段はまた、光スイッチ１１０Ａと、第１のトランジスタ１２０Ａ（図５に示さず）と、第２のトランジスタ１４０Ａと、を含み得る。光スイッチ１１０Ａは、ＩＬＤ層５１２及び／又は不動態化層５１４内に少なくとも部分的に位置付けられ得る。光スイッチ１１０Ａは、Ｓ／Ｄ金属層に実装され得る（６つの部分１２０Ａ～１２０Ｆを示す）。示されるように、光スイッチ１１０Ａの第１の面は、Ｓ／Ｄ金属層の第１の部分５２０Ａに実装され得、光スイッチ１１０Ａの第２の面は、Ｓ／Ｄ金属層の第２の部分５２０Ｂに実装され得る。Ｓ／Ｄ金属層の第１の部分５２０Ａ及び第２の部分５２０Ｂは、ＩＬＤ層５１２内に位置付けられ得る。Ｓ／Ｄ金属層の第１の部分５２０Ａ及び第２の部分５２０Ｂは、互いに分離され得る（すなわち、ＩＬＤ層５１２の一部分は、それらの間に位置付けられ得る）。Ｓ／Ｄ金属層の第２の部分５２０Ｂは、ゲート誘電体層５１０内に少なくとも部分的に位置付けられ得るＳ／Ｄ金属層の第３の部分５２０Ｃに接続され得る。Ｓ／Ｄ金属層の第３の部分５２０Ｃは、ゲート誘電体層５１０内に位置付けられるフィールドプレート５２２上に位置付けられ及び／又は接続され得る。Ｓ／Ｄ金属層の第３の部分５２０Ｃは、ＩＬＤ層５１２内に位置付けられるＳ／Ｄ金属層５２０Ｄの第４の部分に接続され得る。
ｎ＋ドープされたａ－Ｓｉ：Ｈ層（５つの部分が示される：５２４Ａ～５２４Ｅ）は、ＩＬＤ層５１２内に少なくとも部分的に位置付けられ得る。示されるように、Ｓ／Ｄ金属層の第１の部分５２０Ａは、ｎ＋ドープされたａ－Ｓｉ：Ｈ層の第１の部分５２４Ａに少なくとも部分的に位置付けられ得、Ｓ／Ｄ金属層の第２の部分５２０Ｂは、ｎ＋ドープされたａ－Ｓｉ：Ｈ層の第２の部分５２４Ｂに少なくとも部分的に位置付けられ得、Ｓ／Ｄ金属層の第４の部分５２０Ｄは、ｎ＋ドープされたａ－Ｓｉ：Ｈ層の第３の部分５２４Ｃに少なくとも部分的に位置付けられ得る。
第２のトランジスタ１４０Ａは、ソース１４２Ａと、ゲート１４４Ａと、ドレイン１４６Ａと、を含み得る。第２のトランジスタ１４０Ａはまた、ゲート誘電体層５１０内でゲート１４４Ａからオフセットされるフィールドプレート５３０を含み得る。フィールドプレート５３０は、ゲート１４４Ａとドレイン１４６Ａとの間に位置付けられ得る。非ゲートチャネル（例えば、オフセット領域）５３２は、ゲート誘電体層５１０内に位置付けられ得る。非ゲートチャネル５３２は、ゲート１４４Ａとフィールドプレート５３０との間に位置付けられ得る。非ゲートチャネル５３２はまた、又はその代わりに、ゲート１４４Ａとドレイン１４６Ａとの間に位置付けられ得る。フィールドプレート５３０及び／又は非ゲートチャネル領域５３２は、約数１０ボルトのＳ／Ｄ動作範囲を数百ボルトの動作範囲に拡大するために、ドレイン１４６Ａの近くに位置付けられ得る。これは、オフセットゲートＨｉＶ－ＴＦＴのアーキテクチャに特有である。
第２のトランジスタ１４０Ａはまた、Ｓ／Ｄ金属層の第５の部分５２０Ｅ及び第６の部分５２０Ｆを含み得る。Ｓ／Ｄ金属層の第５の部分５２０Ｅ及び第６の部分５２０Ｆは、ＩＬＤ層５１２内に位置付けられ得る。Ｓ／Ｄ金属層の第５の部分５２０Ｅ及び第６の部分５２０Ｆは、互いに分離され得る（すなわち、ＩＬＤ層５１２の一部分は、それらの間に位置付けられ得る）。Ｓ／Ｄ金属層の第５の部分５２０Ｅ及び第６の部分５２０Ｆは、それらが互いに向かってより近くに移動するにつれて各々が不動態化層５１４のより近くに前進するように、段付きプロファイルを有し得る。
第２のトランジスタ１４０Ａはまた、ｎ＋ドープされたａ－Ｓｉ：Ｈ層の第４の部分５２４Ｄ及び第５の部分５２４Ｅを含み得る。ｎ＋ドープされたａ－Ｓｉ：Ｈ層の第４の部分５２４Ｄ及び第５の部分５２４Ｅは、ＩＬＤ層５１２内に位置付けられ得る。ｎ＋ドープされたａ－Ｓｉ：Ｈ層の第４の部分５２４Ｄ及び第５の部分５２４Ｅは、互いに分離され得る（すなわち、ＩＬＤ層５１２の一部分は、それらの間に位置付けられ得る）。ｎ＋ドープされたａ－Ｓｉ：Ｈ層の第４の部分５２４Ｄ及び第５の部分５２４Ｅは、それらが互いに向かってより近くに移動するにつれて各々が不動態化層５１４のより近くに前進するように、段付きプロファイルを有し得る。
第２のトランジスタ１４０Ａはまた、チャネル５４０（例えば、ａ－Ｓｉ：Ｈを含む）と、頂部窒化物（Ｔ．Ｎｉｔ．）層５４２と、を含み得る。チャネル５４０は、ゲート誘電体層５１０上に及び／又はＩＬＤ層５１２内に位置付けられ得る。チャネル５４０は、ｎ＋ドープされたａ－Ｓｉ：Ｈ層の第４の部分５２４Ｄ及び第５の部分５２４Ｅの間に少なくとも部分的に位置付けられ得る。頂部窒化物層５４２は、チャネル５４０上に位置付けられ得る。頂部窒化物層５４２は、ｎ＋ドープされたａ－Ｓｉ：Ｈ層の第４の部分５２４Ｄ及び第５の部分５２４Ｅの間に少なくとも部分的に位置付けられ得る。チャネル５４０は、頂部窒化物層５４２よりも広い幅を有し得る。
ソース１４２Ａは、Ｓ／Ｄ金属層の第６の部分５２０Ｆ、ｎ＋ドープされたａ－Ｓｉ：Ｈ層の第５の部分５２４Ｅ、チャネル５４０、及び頂部窒化物層５４２の少なくとも一部分を含み得る。ドレイン１４６Ａは、Ｓ／Ｄ金属層の第５の部分５２０Ｅ、ｎ＋ドープされたａ－Ｓｉ：Ｈ層の第４の部分５２４Ｄ、チャネル５４０、及び頂部窒化物層５４２の少なくとも一部分を含み得る。チャネル５４０及び頂部窒化物層５４２は、ソース１４２Ａとドレイン１４６との間に少なくとも部分的に位置付けられ得る。
一実施形態では、光スイッチ１１０Ａの分離されたａ－Ｓｉ：Ｈ層５２０は、同じａ－Ｓｉ：Ｈチャネル材料で実装され得る。しかしながら、プロセスの修正は、光スイッチ１１０Ａが所定のオン／オフ比を有することを確実にするように行うことが必要である。この代替の注入は、後に考察される。
図６は、一実施形態による、デバイス１００の第１の段の電流電圧特性を示すグラフ６００を表し、図７は、一実施形態による、複数のスタック及び／又はカスケードされたデバイス１００の段（例えば、４段）の電流電圧特性を示すグラフ７００を表す。グラフ６００、７００はどちらも、デバイス１００の第１の（例えば、オン）状態の１つの曲線、及びデバイス１００の第２の（例えば、オフ）状態の別の曲線を示す。グラフから分かるように、デバイス１００が４段を有する場合、デバイス１００は、デバイス１００が単一段を有する場合と比較したときに、４倍の電圧を発生させ得る。例えば、単一段の実施形態は、最大約３００Ｖで機能し、多段の実施形態は、最大約１２００Ｖで機能する。単一段の実施形態の電流制限は、２０μＡに設定され、多段の実施形態の電流制限は、５０μＡに設定される。単一の実施形態及び多段の実施形態の両方について、６桁を超えるオン／オフ比が示される。
図８は、一実施形態による、デバイス１００の第１の段の一部分の概略的な側断面図を表す。図８の実施形態は、図５の実施形態の代替例である。この実施形態では、第１の段は、ゲート誘電体層５１０と、ゲート誘電体層５１０に位置付けられたレベル間誘電体（ＩＬＤ）層５１２と、を含み得る。（頂部）不動態化層５１４は、随意に省略され得る。
光スイッチ１１０Ａは、Ｓ／Ｄ金属層の２つの部分８２０Ａ、８２０Ｂを含み得る。Ｓ／Ｄ金属層の部分８２０Ａ、８２０Ｂは、それらが互いに向かってより近くに移動するにつれて各々がゲート誘電体層５１０からより遠くに前進するように、段付きプロファイルを有し得る。光スイッチ１１０Ａはまた、チャネル８４０（例えば、ａ－Ｓｉ：Ｈを含む）と、頂部窒化物層８４２と、を含み得る。チャネル８４０は、ゲート誘電体層５１０上に及び／又はＩＬＤ層５１２内に位置付けられ得る。チャネル８４０は、Ｓ／Ｄ金属層の部分８２０Ａ、８２０Ｂの間に少なくとも部分的に位置付けられ得る。頂部窒化物層８４２は、チャネル８４０上に位置付けられ得る。頂部窒化物層８４２は、Ｓ／Ｄ金属層の部分８２０Ａ、８２０Ｂの間に少なくとも部分的に位置付けられ得る。
上で述べられるように、光スイッチ１１０Ａ及び第２のトランジスタ１４０Ａは、同じａ－Ｓｉ：Ｈ材料層を共有し得、これは、層構造及びプロセスを簡略化し得る。示されるように、第２のトランジスタ１４０Ａ（左側に例示する）及び光スイッチ１１０Ａ（右側に例示する）は、光スイッチ１１０Ａが２端子デバイスであるので光スイッチ１１０Ａがゲートを含まないことを除いて、ほぼ同一の構造を共有する。加えて、Ｓ／Ｄ金属層８２０Ａ、８２０Ｂとチャネル８４０との間には、ｎ＋ドープされたａ－Ｓｉ：Ｈ層が存在しない。この構造は、Ｓ／Ｄ金属及びｎ＋、ａ－Ｓｉ：Ｈが１つのステップでパターン化され、同じマスクパターンを共有すると仮定する従来のａ－Ｓｉ：Ｈ ＴＦＴプロセスと比較して、構築に追加のステップを必要とし得る。
しかしながら、図９及び図１０は、光スイッチ１１０Ａ及び第２のトランジスタ１４０Ａについて異なる接点構造を別個に使用することの重要性を示す。
図９は、一実施形態による、ｎ＋ドープされたａ－Ｓｉ：Ｈ層が、Ｓ／Ｄ金属層とチャネルとの間に少なくとも部分的に位置付けられる場合の、光スイッチ１１０Ａの電流電圧特性を示すグラフ９００を表す。より具体的には、図９は、ｎ＋ドープされたａ－Ｓｉ：Ｈ層が、図８の左側に示される第２のトランジスタ１４０Ａと同様に、Ｓ／Ｄ金属層とチャネルとの間に位置付けられることを除いて、図８の右側に示される光スイッチ１１０Ａと同様の構造を有する光スイッチの電流電圧特性を示す。このデバイスのオン／オフ比は１０未満であり、不十分である。
図１０は、一実施形態による、Ｓ／Ｄ金属層８２０Ａ、８２０Ｂが、チャネル８４０（図８の右側に示す）上に少なくとも部分的に位置付けられる（すなわち、と直接接触した）場合の、光スイッチ１１０Ａの電流電圧特性を示すグラフ１０００を表す。オン／オフ比は、２桁を超える程度から１０００を超えるように改善される。同様に、第２のトランジスタ１４０Ａのｎ＋ドープされたａ－Ｓｉ：Ｈ層を伴うことなく、第２のトランジスタ１４０Ａは、非常に小さいオン電流を有し得る。
図１１は、一実施形態による、ＭＥＭＳアクチュエータを駆動するための別の高電圧スイッチングデバイス１１００の概略図を表し、図１２は、一実施形態による、図１１の拡大部分を表す。デバイス１１００は、全電気注入であり得るか、又はそれを含み得る。図１１に示されるデバイス１１００と、図１～図１０を参照して説明されるデバイス１００との１つの違いは、図１１のデバイス１１００が、複数のＫＶ範囲まで直接的にスケーラブルであることである。
デバイス１１００は、複合デバイスであり得るか、又はそれを含み得る。デバイス１１００は、１つ以上のトランジスタ（２つが示される：１１２０、１１４０）を含み得る。第１の（例えば、上部）トランジスタ１１２０は、ＴＦＴであり得るか、又はそれを含み得る。例えば、第１のトランジスタ１１２０は、ソース１１２２と、ゲート１１２４と、ドレイン１１２６と、を有する、ＨｉＶ－ＴＦＴであり得るか、又はそれを含み得る。第１のトランジスタ１１２０は、長く、かつ狭くあり得る。例えば、第１のトランジスタ１１２０は、約２０ｕｍ～約１０００ｕｍの長さ、及び約３ｕｍ～約２０ｕｍの幅／厚さを有し得る。第１のトランジスタ１１２０は、インバータ（例えば、第１の段インバータ）としての役割を果たし得る。示される実施形態では、従来のインバータ回路とは異なり、第１のトランジスタ１１２０の負荷抵抗器が存在しない。
デバイス１１００は、第１の（例えば、オフの）状態と第２の（例えば、オンの）状態との間で作動可能であり得る。デバイス１１００は、ゲート１１２４が第１のトランジスタ１１２０をオフにしたときに、オフ（例えば、低電流）の状態になり得る。デバイス１１００は、ゲート１１２４が第１のトランジスタ１１２０をオンにしたときに、オン（例えば、より高い電流）の状態になり得る。
第２の（例えば、下部）トランジスタ１１４０もまた、ＴＦＴであり得るか、又はそれを含み得る。例えば、第２のトランジスタ１１４０は、ソース１２４２と、ゲート１１４４と、ドレイン１１４６と、を有する、ＨｉＶ－ＴＦＴであり得るか、又はそれを含み得る。第２のトランジスタ１１４０は、第１のトランジスタ１１２０よりも広くなり得る。例えば、第２のトランジスタ１１４０は、約２０ｕｍ～約１０００ｍｍの幅を有し得る。第２のトランジスタ１１４０は、駆動及び／又は出力トランジスタとしての役割を果たし得る。
ソース１１２２、１１４２は、（例えば、金属によって）接続され得るが、ソース１１２２、１１４２は、共有され得ない（例えば、それらの半導体チャネルが分離され得る）。同様に、ドレイン１１２６、１１４６は、（例えば、金属によって）接続され得るが、ドレイン１１２６、１１４６は、共有され得ない（例えば、それらの半導体チャネルが分離され得る）。トランジスタ１１２０、１１４０のサブ構成要素は、デバイス１１００が従来のインバータ＋出力トランジスタでないように密に結合される。むしろ、デバイス１１００は、ソースと、ゲートと、ドレインと、を有する、複合３端子デバイスである。
第１のトランジスタ１１２０は、１つ以上のタップ電極（５つが示される：１１３０Ａ～１１３０Ｅ）を含み得る。電極１１３０Ａ～１１３０Ｅは、第１のトランジスタ１１２０の非ゲートチャネル（非ゲートドリフト領域とも称される）１１３２の高電圧ドリフト領域全体に分配され得る。第１のトランジスタ１１２０の電極１１３０Ａ～１１３０Ｅは、ゲート１１２４とドレイン１１２６との間に少なくとも部分的に位置付けられ得る。電極１１３０Ａのうちの１つは、第２のトランジスタ１１４０のゲート１１４４に接続され得る。
第２のトランジスタ１１４０は、１つ以上のフィールドプレート（５つが示される：１１４８Ａ～１１４８Ｅ）を含み得る。第２のトランジスタ１１４０のゲート１１４４及びフィールドプレート１１４８Ａ～１１４８Ｅは、第１のトランジスタ１１２０の電極１１３０Ａ～１１３０Ｅに（例えば、直接）接続され得る。フィールドプレート１１４８Ａ～１１４８Ｅは、ゲート１１４４とドレイン１１２６、１１４６との間に少なくとも部分的に位置付けられ得る。フィールドプレート１１４８Ａ～１１４８Ｅは、第２のトランジスタ１１４０の非ゲートチャネル（非ゲートドリフト領域とも称される）１１５２全体に高電圧を実質的に一様に分配し得、これは、早期の破壊を低減及び／又は防止し得る。示されるように、非ゲートチャネル１１３２、１１５２は、ゲート１１２４、１１４４とドレイン１１２６、１１４６との間に少なくとも部分的に位置付けられ得る。デバイス１１００の動作電圧範囲は、第１のトランジスタ１１２０の電極１１３０Ａ～１１３０Ｅの数を増加させることによって、及び／又は第２のトランジスタ１１４０のフィールドプレート１１４８Ａ～１１４８Ｅの数を増加させることによって拡大され得る。
ソース１１２２、１１４２、ゲート１１４４、ドレイン、１１２６、１１４６、電極１１３０Ａ～１１３０Ｅ、又はそれらの組み合わせは、第１の材料（例えば、Ｓ／Ｄ金属）で作製され得る。ゲート１１２４、フィールドプレート１１４８Ａ～１１４８Ｅ、又はそれらの組み合わせは、第１の材料とは異なる第２の材料（例えば、ゲート金属）で作製され得る。チャネル１１３２、１１５２は、第１及び第２の材料とは異なる第３の材料（例えば、ａ：Ｓｉ：Ｈ）で作製され得る。
図１１に示されるように、デバイス１１００は、１つ以上のパッド（４つが示される：１１６０Ａ～１１６０Ｄ）に接続され得る。パッド１１６０Ａ～１１６０Ｄは、プローブステーションを使用してプローブするために使用されるように構成されている、金属パッドであり得る。示されるように、パッド１１６０Ａは、ソース１１２２、１１４２に接続され得、パッド１１６０Ｂは、ゲート１１４４に接続され得、パッド１１６０Ｄは、ドレイン１１２６、１１４６に接続され得る。
第１のトランジスタ１１２０は、修正された（例えば、非従来型の）構造を有し得る。より具体的には、ソース１１２２、ゲート１１２４、及びドレイン１１２６に加えて、第１のトランジスタ１１２０はまた、ゲート１１２４とドレイン１１２６との間の非ゲートドリフト領域１１３２に沿って分配された１つ以上のタップ付きドレインを含み得る。タップ付きドレインは、ゲート１１４４及び／又は電極１１３０Ａ～１１３０Ｅであり得るか、又はそれを含み得る。タップ付きドレインは、第２のトランジスタ１１４０のステップ電圧をサンプリングするように構成され得る。タップ付きドレインはまた、又はその代わりに、第２のトランジスタ１１４０のフィールドプレート電圧を提供するように構成され得る。一実施形態では、タップ付きドレインは、第１のトランジスタ１１２０のフィールドプレートであり得る。別の実施形態では、タップ付きドレインは、第１のトランジスタ１１２０のフィールドプレートでない場合がある。
一実施形態では、電極１１３０は、第１のトランジスタ１１２０のフィールドプレート及び／又はドレインとしての役割を果たし得る。一実施形態では、ゲート１１４４は、第１のトランジスタ１１２０のフィールドプレート及び／又はドレインとしての役割を果たし得る。一実施形態では、電極１１３０は、第２のトランジスタ１１４０のフィールドプレートとしての役割を果たし得る。
図１３は、一実施形態による、図１１の線１３－１３で切断した、デバイス１１００の一部分の概略側断面図を表す。断面は、図１１ではゲート１１４４を通っているように示されているが、断面はまた、又はその代わりに、電極１１３０Ａ～１１３０Ｅのうちの任意の１つを通って切断され得る。
デバイス１１００は、第１の（例えば、下部）金属層１３１０を含み得る。第１の金属層１３１０は、ゲート１１２４と同じ種類の金属で作製され得る。ゲート誘電体層１１２０は、第１の金属層１３１０に少なくとも部分的に位置付けられ得る。第２の（例えば、上部）金属層１３３０は、ゲート誘電体層１１２０に少なくとも部分的に位置付けられ得る。第２の金属層１３３０は、ドレイン１１２６と同じ種類の金属で作製され得る。少なくとも１つの実施形態では、金属層１３１０、１３３０は、同じ種類の金属で作製され得る。別の実施形態では、金属層１３１０、１３３０は、異なる種類の金属で作製され得る。第２の金属層１３３０は、第１の金属層１３１０に向かってゲート誘電体層１１２０を通って少なくとも部分的に拡大する、１つ以上の脚部（２つが示される：１３３２、１３３４）を含み得る。少なくとも１つの実施形態では、脚部１３３２、１３３４は、第１の金属層１３１０に位置付けられ、及び／又は接触する。
チャネル１３４０は、第２の金属層１３３０内に少なくとも部分的に位置付けられ得る。チャネル１３４０は、ａ：Ｓｉ：Ｈで作製され得る。ｎ＋層１３５０は、第２の金属層１３３０内に少なくとも部分的に位置付けられ得る。ｎ＋層１３５０は、少なくとも部分的にチャネル１３４０上に及び／又はその上側に位置付けられ得る。ｎ＋層１３５０は、ｎ＋ドープされたａ－Ｓｉ：Ｈ層であり得るか、又はそれを含み得る。頂部窒化物層１３６０は、第２の金属層１３３０内に少なくとも部分的に位置付けられ得る。頂部窒化物層１３６０は、チャネル１３４０とｎ＋層１３５０との間に少なくとも部分的に位置付けられ得る。例えば、頂部窒化物層１３６０は、チャネル１３４０の上側に、かつ頂部窒化物層１３６０の下側に位置付けられ得る。
第３の金属層１３７０は、第２の金属層１３３０及び／又はｎ＋層１３５０上に及び／又はその上側に少なくとも部分的に位置付けられ得る。第３の金属層１３７０は、第２の金属層１３３０と同じ種類の金属で作製され得る。少なくとも１つの実施形態では、層１３３０、１３７０は、同じ層であり得る。
図１４は、一実施形態による、このデバイス１１００の変換特性を示すグラフ１４００を表す。低入力ゲート電圧（Ｖｇ＜２Ｖ）において、デバイス１１００は、１０ｕＡ（例えば、器具コンプライアンス設定）を超えるオン電流を有する「オン」状態であり、有する。高いゲート入力電圧（Ｖｇ＞２．５Ｖ）の場合、デバイス１１００は、オフ状態であり、漏出電流は、１１００Ｖで数百ｐＡであり得る。一実施形態では、１１００Ｖは、デバイス１１００が提供することができる最高電圧であり得る。入力電圧は、－５Ｖ～＋１０Ｖへとスイープされ得、Ｓ／Ｄドレインは、測定設定の最大電圧範囲（例えば、１１００Ｖ）に設定され得る。電流対応は、１０μＡに設定される。デバイス１１００は、４～５桁のオン／オフを達成し得る。
本教示の広い範囲を記載する数値範囲及びパラメータは近似値であるにもかかわらず、特定の実施例に記載される数値は、可能な限り正確に報告される。しかしながら、いかなる数値も、それぞれの試験測定において見られる標準偏差から必然的に生じる特定の誤差を本質的に含む。更に、本明細書に開示される全ての範囲は、その中に含まれるありとあらゆるサブ範囲を包含すると理解されるべきである。例えば、「１０未満」の範囲は、０の最小値と１０の最大値との間の（０の最小値と１０の最大値とを含む）ありとあらゆるサブ範囲、すなわち、０以上の最小値及び１０以下の最大値を有するありとあらゆるサブ範囲、例えば、１～５を含み得る。
本教示は、１つ以上の実装態様に対して示されているが、添付の特許請求の範囲の趣旨及び範囲から逸脱することなく、示された実施例に対して変更及び／又は修正が行われ得る。例えば、プロセスが一連の行為又は事象として説明されているが、本教示は、そのような行為又は事象の順序によって限定されないことが理解され得る。一部の行為は、異なる順序で、及び／又は本明細書に記載されているものとは別の他の行為若しくは事象と同時に発生する可能性がある。また、全てのプロセス段階が、本教示の１つ以上の態様又は実施形態に従う方法論を実装するために必要とされ得るわけではない。構造的物体及び／若しくは処理段階が追加され得るか、又は既存の構造的物体及び／若しくは処理段階が除去若しくは修正され得ることが理解され得る。更に、本明細書に示される行為のうちの１つ以上は、１つ以上の別個の行為及び／又は段階で実行され得る。更に、「含む（including）」、「含む（includes）」、「有する（having）」、「有する（has）」、「有する（with）」という用語、又はそれらの変形が発明を実施するための形態及び特許請求の範囲のいずれかで使用される限りにおいて、そのような用語は、「含む（comprising）」という用語と同様の様式で包括的であることが意図されている。「少なくとも１つの」という用語は、列挙された項目のうちの１つ以上が選択され得ることを意味するように使用される。更に、本明細書における考察及び特許請求の範囲において、２つの材料に対して使用される「上」という用語、他方「上」の一方は、材料間の少なくとも一部の接触を意味し、一方、「の上」は、材料が、場合によっては、接触が可能であるが必要とされないように、１つ以上の追加の介在材料に近接していることを意味する。「上（on）」又は「の上（over）」のいずれも、本明細書で使用される場合にいかなる指向性も暗示しない。「共形」という用語は、下にある材料の角度が共形材料によって保持されるコーティング材料を記述する。「約」という用語は、変更が、示された実施形態に対してプロセス又は構造の不適合とならない限り、列挙される値が少し変更され得ることを示す。「結合する」、「結合される」、「接続する」、「接続」、「接続される」、「と接続して」、及び「接続している」という用語は、「と直接接続する」又は「１つ以上の中間要素又は部材を介して接続する」ことを指す。最後に、「例示の」又は「例示的な」という用語は、説明が理想的であることを意味するのではなく一例として使用されることを示す。本教示の他の実施形態は、本明細書及び本明細書での本開示の慣行を考慮して当業者に明らかであり得る。本明細書及び実施例は、例示としてのみみなされることが意図され、本教示の真の範囲及び趣旨は、以下の特許請求の範囲によって示される。

Claims (18)

  1. デバイスであって、
    第１の段であって、
    第１の光スイッチと、
    前記第１の光スイッチに接続された第１のトランジスタと、
    前記第１の光スイッチ及び前記第１のトランジスタに接続された第２のトランジスタと、を備え、前記第２のトランジスタが、ソース、ゲート、及びドレインを備え、前記第２のトランジスタの前記ゲートが、前記第１の光スイッチによって制御され、前記第２のトランジスタが、前記ゲートと前記ドレインとの間に非ゲートチャネル領域を有する薄膜トランジスタ（ＴＦＴ）、及び前記ゲートと前記ドレインとの間の１つ以上のフィールドプレートを備える、第１の段と、
    第２の段であって、
    第２の光スイッチと、
    前記第２のトランジスタ及び前記第２の光スイッチに接続された第３のトランジスタと、
    前記第２のトランジスタ、前記第２の光スイッチ、及び前記第３のトランジスタに接続された第４のトランジスタと、を備える、第２の段と、を備える、デバイス。
  2. 前記第１の光スイッチが、２つの端子接点を有する半導体を備え、前記半導体が、水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）を含み、前記端子接点が、前記半導体に対するショットキバリアを形成する、請求項１に記載のデバイス。
  3. 前記第１の光スイッチが、２つの端子接点を有する半導体を備え、前記半導体が、有機材料、金属酸化物、又はそれらの組み合わせを含む、請求項１に記載のデバイス。
  4. 前記第１及び第２の光スイッチ並びに前記第２及び第４のトランジスタが、前記デバイスの動作電圧範囲を拡大するために直列にカスケード接続される、請求項１に記載のデバイス。
  5. 前記デバイスが、
    ゲート誘電体層と、
    前記ゲート誘電体層上に位置付けられたレベル間誘電体（ＩＬＤ）層と、を更に備え、
    前記第２のトランジスタが、
    ソースと、
    ゲートと、
    ドレインと、
    第１のフィールドプレートであって、前記ゲート及び前記第１のフィールドプレートが、前記ゲート誘電体層内に少なくとも部分的に位置付けられ、前記ゲート及び前記第１のフィールドプレートが、それらの間の非ゲートチャネルによって分離される、第１のフィールドプレートと、
    前記ＩＬＤ層内に、かつ前記ソースと前記ドレインとの間に少なくとも部分的に位置付けられたチャネルであって、水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）を含む、チャネルと、
    前記ＩＬＤ層内に、かつ前記ソースと前記ドレインとの間に少なくとも部分的に位置付けられた窒化物層であって、前記チャネル上に少なくとも部分的に位置付けられる、窒化物層と、を備える、請求項１に記載のデバイス。
  6. 前記第１の光スイッチが、
    前記ゲート誘電体層内に位置付けられた第２のフィールドプレートと、
    ＩＬＤ層内に少なくとも部分的に位置付けられたｎ＋ドープされたａ－Ｓｉ：Ｈ層であって、互いに分離されている第１の部分、第２の部分、及び第３の部分を備える、ｎ＋ドープされたａ－Ｓｉ：Ｈ層と、
    前記ＩＬＤ層内に少なくとも部分的に位置付けられた金属層であって、前記金属層が、
    前記ｎ＋ドープされたａ－Ｓｉ：Ｈ層の前記第１の部分に少なくとも部分的に位置付けられる第１の部分と、
    前記ｎ＋ドープされたａ－Ｓｉ：Ｈ層の前記第２の部分に少なくとも部分的に位置付けられる第２の部分と、
    前記ｎ＋ドープされたａ－Ｓｉ：Ｈ層の前記第３の部分に少なくとも部分的に位置付けられる第３の部分と、
    前記第２のフィールドプレート上に少なくとも部分的に、前記ｎ＋ドープされたａ－Ｓｉ：Ｈ層の前記第２及び第３の部分の間に少なくとも部分的に、かつ前記金属層の前記第２及び第３の部分の間に少なくとも部分的に位置付けられる第４の部分と、を備える、金属層と、を備える、請求項５に記載のデバイス。
  7. 前記第１の光スイッチが、
    前記ＩＬＤ層内に少なくとも部分的に位置付けられた金属層であって、前記金属層が、第１の部分及び第２の部分を備え、前記金属層の前記第１及び第２の部分が、段付きプロファイルを有する、金属層と、
    前記ＩＬＤ層内に、かつ前記金属層の前記第１及び第２の部分の間に少なくとも部分的に位置付けられた第２のチャネルであって、ａ－Ｓｉ：Ｈを含む、第２のチャネルと、
    前記ＩＬＤ層内に少なくとも部分的に、前記金属層の前記第１及び第２の部分の間に少なくとも部分的に、かつ前記第２のチャネル上に少なくとも部分的に位置付けられた第２の窒化物層と、を備える、請求項５に記載のデバイス。
  8. デバイスであって、
    第１の段であって、
    第１の光スイッチと、
    前記第１の光スイッチに接続された第１のトランジスタと、
    前記第１の光スイッチ及び前記第１のトランジスタに接続された第２のトランジスタと、を備え、前記第１のトランジスタが、前記第２のトランジスタよりも長く、かつ狭く、前記第１のトランジスタが、約０．１～約０．０１のＷ／Ｌ比を有し、前記第２のトランジスタが、前記第１のトランジスタよりも高い電圧で動作するように構成されている、第１の段と、
    第２の段であって、
    第２の光スイッチと、
    前記第２のトランジスタ及び前記第２の光スイッチに接続された第３のトランジスタと、
    前記第２のトランジスタ、前記第２の光スイッチ、及び前記第３のトランジスタに接続された第４のトランジスタと、を備える、第２の段と、を備える、デバイス。
  9. アクチュエータを駆動するためのスイッチングデバイスであって、
    第１の段であって、
    第１のフォトダイオードと、
    ソースと、ゲートと、ドレインと、を備える、第１のトランジスタであって、前記第１のトランジスタの前記ソース及び前記ゲートが、互いに接続され、前記第１のトランジスタの前記ドレインが、前記第１のフォトダイオードに接続される、第１のトランジスタと、
    ソースと、ゲートと、ドレインと、を備える、第２のトランジスタであって、前記第２のトランジスタの前記ソースが、前記第１のトランジスタの前記ソース及び前記ゲートに接続され、前記第２のトランジスタの前記ゲートが、前記第１のフォトダイオード及び前記第１のトランジスタの前記ドレインに接続され、前記第２のトランジスタの前記ドレインが、前記第１のフォトダイオードに接続される、第２のトランジスタと、を備える、第１の段と、
    第２の段であって、
    第２のフォトダイオードと、
    ソースと、ゲートと、ドレインと、を備える、第３のトランジスタであって、前記第３のトランジスタの前記ソース及び前記ゲートが、互いにかつ前記第２のトランジスタの前記ドレインに接続され、前記第３のトランジスタの前記ドレインが、前記第２のフォトダイオードに接続される、第３のトランジスタと、
    ソースと、ゲートと、ドレインと、を備える、第４のトランジスタであって、前記第４のトランジスタの前記ソースが、前記第２のトランジスタの前記ドレインに、かつ前記第３のトランジスタの前記ソース及び前記ゲートに接続され、前記第４のトランジスタの前記ゲートが、前記第２のフォトダイオード及び前記第３のトランジスタの前記ドレインに接続され、前記第４のトランジスタの前記ドレインが、前記第２のフォトダイオードに接続される、第４のトランジスタと、を備える、第２の段と、を備える、スイッチングデバイス。
  10. 前記第１のトランジスタが、前記第２のトランジスタよりも長く、かつ狭く、前記第２のトランジスタが、前記第１のトランジスタよりも高い電圧で動作するように構成されている、請求項９に記載のスイッチングデバイス。
  11. 前記第２のトランジスタが、薄膜トランジスタ（ＴＦＴ）を備え、前記第２のトランジスタの前記ゲートが、前記第１のフォトダイオードによって制御される、請求項９に記載のスイッチングデバイス。
  12. 前記第２のトランジスタが、前記第２のトランジスタの前記ゲートと前記ドレインとの間に位置付けられるフィールドプレート及び非ゲートチャネル領域を更に備え、前記非ゲートチャネル領域が、前記第２のトランジスタの前記ゲートと前記フィールドプレートとの間に位置付けられる、請求項１１に記載のスイッチングデバイス。
  13. 光源が前記第１及び第２のフォトダイオードに光電流を誘導させて、前記第２及び第４のトランジスタのゲート電位をドレイン電圧に向かってバイアスすることに応答して、前記スイッチングデバイスがオン状態に作動するように構成されている、請求項９に記載のスイッチングデバイス。
  14. 微小電気機械システム（ＭＥＭＳ）アクチュエータを駆動するための高電圧スイッチングデバイスであって、
    第１の段であって、
    第１の端子接点及び第２の端子接点を有する半導体を備える第１のフォトダイオードであって、前記半導体が、水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）を含み、前記第１及び第２の端子接点が、前記半導体に対するショットキバリアを形成する、第１のフォトダイオードと、
    ソースと、ゲートと、ドレインと、を備える、第１のトランジスタであって、前記第１のトランジスタの前記ソース及び前記ゲートが、互いに接続され、前記第１のトランジスタの前記ドレインが、前記第１のフォトダイオードの前記第１の端子接点に接続され、前記第１のトランジスタが、約０．１～約０．０１のＷ／Ｌ比を有する、第１のトランジスタと、
    ソースと、ゲートと、ドレインと、を備える、第２のトランジスタであって、前記第２のトランジスタの前記ソースが、前記第１のトランジスタの前記ソース及び前記ゲートに接続され、前記第２のトランジスタの前記ゲートが、前記第１のフォトダイオード及び前記第１のトランジスタの前記ドレインの前記第１の端子接点に接続され、前記第２のトランジスタの前記ドレインが、前記第１のフォトダイオードの前記第２の端子接点に接続される、第２のトランジスタと、を備える、第１の段と、
    第２の段であって、
    第２のフォトダイオードと、
    ソースと、ゲートと、ドレインと、を備える、第３のトランジスタであって、前記第３のトランジスタの前記ソース及び前記ゲートが、互いにかつ前記第２のトランジスタの前記ドレインに接続され、前記第３のトランジスタの前記ドレインが、前記第２のフォトダイオードに接続される、第３のトランジスタと、
    ソースと、ゲートと、ドレインと、を備える、第４のトランジスタであって、前記第４のトランジスタの前記ソースが、前記第２のトランジスタの前記ドレインに、かつ前記第３のトランジスタの前記ソース及び前記ゲートに接続され、前記第４のトランジスタの前記ゲートが、前記第２のフォトダイオード及び前記第３のトランジスタの前記ドレインに接続され、前記第４のトランジスタの前記ドレインが、前記第２のフォトダイオードに接続される、第４のトランジスタと、を備える、第２の段と、を備える、高電圧スイッチングデバイス。
  15. 前記第１のトランジスタが、前記第２のトランジスタよりも長く、かつ狭く、前記第２のトランジスタが、前記第１のトランジスタよりも高い電圧で動作するように構成されている、請求項１４に記載のスイッチングデバイス。
  16. ゲート誘電体層と、
    前記ゲート誘電体層上に位置付けられたレベル間誘電体（ＩＬＤ）層と、を更に備え、
    前記第２のトランジスタが、
    第１のフィールドプレートであって、前記第２のトランジスタの前記ゲート及び前記第１のフィールドプレートが、前記ゲート誘電体層内に少なくとも部分的に位置付けられ、前記第２のトランジスタの前記ゲート及び前記第１のフィールドプレートが、それらの間の非ゲートチャネルによって分離される、第１のフィールドプレートと、
    前記ＩＬＤ層内に、かつ前記第２のトランジスタの前記ソースと前記ドレインとの間に少なくとも部分的に位置付けられたチャネルであって、水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）を含む、チャネルと、
    前記ＩＬＤ層内に、かつ前記第２のトランジスタの前記ソースと前記ドレインとの間に少なくとも部分的に位置付けられた窒化物層であって、前記チャネル上に少なくとも部分的に位置付けられる、窒化物層と、を備える、請求項１４に記載のスイッチングデバイス。
  17. 前記第１のフォトダイオードが、
    前記ゲート誘電体層内に位置付けられた第２のフィールドプレートと、
    前記ＩＬＤ層内に少なくとも部分的に位置付けられたｎ＋ドープされたａ－Ｓｉ：Ｈ層であって、互いに分離されている第１の部分、第２の部分、及び第３の部分を備える、ｎ＋ドープされたａ－Ｓｉ：Ｈ層と、
    前記ＩＬＤ層内に少なくとも部分的に位置付けられた金属層であって、前記金属層が、
    前記ｎ＋ドープされたａ－Ｓｉ：Ｈ層の前記第１の部分に少なくとも部分的に位置付けられる第１の部分と、
    前記ｎ＋ドープされたａ－Ｓｉ：Ｈ層の前記第２の部分に少なくとも部分的に位置付けられる第２の部分と、
    前記ｎ＋ドープされたａ－Ｓｉ：Ｈ層の前記第３の部分に少なくとも部分的に位置付けられる第３の部分と、
    前記第２のフィールドプレート上に少なくとも部分的に、前記ｎ＋ドープされたａ－Ｓｉ：Ｈ層の前記第２及び第３の部分の間に少なくとも部分的に、かつ前記金属層の前記第２及び第３の部分の間に少なくとも部分的に位置付けられる第４の部分と、を備える、金属層と、を備える、請求項１６に記載のスイッチングデバイス。
  18. 前記第１のフォトダイオードが、
    前記ＩＬＤ層内に少なくとも部分的に位置付けられた金属層であって、前記金属層が、第１の部分及び第２の部分を備え、前記金属層の前記第１及び第２の部分が、段付きプロファイルを有する、金属層と、
    前記ＩＬＤ層内に、かつ前記金属層の前記第１及び第２の部分の間に少なくとも部分的に位置付けられた第２のチャネルであって、ａ－Ｓｉ：Ｈを含む、第２のチャネルと、
    前記ＩＬＤ層内に少なくとも部分的に、前記金属層の前記第１及び第２の部分の間に少なくとも部分的に、かつ前記第２のチャネル上に少なくとも部分的に位置付けられた第２の窒化物層と、を備える、請求項１６に記載のスイッチングデバイス。
JP2022019486A 2021-03-09 2022-02-10 薄膜電子部品を使用するスケーラブルな高電圧制御回路 Active JP7673003B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/196,329 US11673796B2 (en) 2021-03-09 2021-03-09 Scalable high-voltage control circuits using thin film electronics
US17/196,329 2021-03-09

Publications (3)

Publication Number Publication Date
JP2022138120A JP2022138120A (ja) 2022-09-22
JP2022138120A5 JP2022138120A5 (ja) 2025-02-19
JP7673003B2 true JP7673003B2 (ja) 2025-05-08

Family

ID=80953412

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022019486A Active JP7673003B2 (ja) 2021-03-09 2022-02-10 薄膜電子部品を使用するスケーラブルな高電圧制御回路

Country Status (5)

Country Link
US (1) US11673796B2 (ja)
EP (1) EP4056527A1 (ja)
JP (1) JP7673003B2 (ja)
KR (1) KR20220126638A (ja)
CN (1) CN115050765B (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4154128B2 (ja) 2001-02-14 2008-09-24 株式会社リコー 画像処理装置、画像処理方法およびその方法を実施するためのプログラムを記録した記録媒体
JP2009260305A (ja) 2008-03-21 2009-11-05 Semiconductor Energy Lab Co Ltd 光電変換装置
JP2012160250A (ja) 2011-01-14 2012-08-23 Semiconductor Energy Lab Co Ltd 記憶装置、半導体装置、検出方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1269164A (en) * 1986-03-24 1990-05-15 Metin Aktik Photosensitive diode with hydrogenated amorphous silicon layer
JPH053320A (ja) * 1990-08-10 1993-01-08 Fuji Xerox Co Ltd 薄膜半導体装置
JP2844895B2 (ja) * 1990-10-18 1999-01-13 富士ゼロックス株式会社 高耐圧アモルファスシリコン薄膜トランジスタ
US5736732A (en) * 1996-12-23 1998-04-07 General Electric Company Induced charge prevention in semiconductor imaging devices
JP4255527B2 (ja) * 1997-10-20 2009-04-15 株式会社半導体エネルギー研究所 半導体装置
US6912082B1 (en) 2004-03-11 2005-06-28 Palo Alto Research Center Incorporated Integrated driver electronics for MEMS device using high voltage thin film transistors
JP6134219B2 (ja) 2013-07-08 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置
JPWO2015045231A1 (ja) * 2013-09-30 2017-03-09 パナソニックＩｐマネジメント株式会社 光電変換装置および当該装置に使用される光電変換ユニット
US9690270B2 (en) 2014-10-22 2017-06-27 Xerox Corporation Method and apparatus for cooling a device based on productivity of the device
US10756193B2 (en) 2018-12-13 2020-08-25 Ningbo Semiconductor International Corporation Gate driver integrated circuit
JP7569144B2 (ja) * 2018-12-19 2024-10-17 エイブリック株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4154128B2 (ja) 2001-02-14 2008-09-24 株式会社リコー 画像処理装置、画像処理方法およびその方法を実施するためのプログラムを記録した記録媒体
JP2009260305A (ja) 2008-03-21 2009-11-05 Semiconductor Energy Lab Co Ltd 光電変換装置
JP2012160250A (ja) 2011-01-14 2012-08-23 Semiconductor Energy Lab Co Ltd 記憶装置、半導体装置、検出方法

Also Published As

Publication number Publication date
US20220289561A1 (en) 2022-09-15
JP2022138120A (ja) 2022-09-22
EP4056527A1 (en) 2022-09-14
KR20220126638A (ko) 2022-09-16
CN115050765B (zh) 2025-06-06
US11673796B2 (en) 2023-06-13
CN115050765A (zh) 2022-09-13

Similar Documents

Publication Publication Date Title
US4794441A (en) Semiconductor switch circuit
US6304007B1 (en) Switcher for switching capacitors
CN102800702B (zh) 半导体器件及包括该半导体器件的集成电路
US5105251A (en) Semiconductor device
KR102297337B1 (ko) 부성 트랜스컨덕턴스 소자 및 이를 이용한 다치 인버터 논리 소자
JP7673004B2 (ja) 薄膜電子部品を使用するスケーラブルな高電圧制御回路
EP2713379A1 (en) A switching apparatus including gating circuitry for actuating micro-electromechanical system (MEMS) switches
US4916323A (en) Optical control circuit and a semiconductor device for realizing same
JP7673003B2 (ja) 薄膜電子部品を使用するスケーラブルな高電圧制御回路
US12094898B2 (en) Semiconductor element, semiconductor element preparing method, and solid state imaging apparatus
US11049944B2 (en) High voltage thin-film transistor and method of manufacturing the same
JP2023166747A (ja) 半導体装置および電力変換装置
JP2022138121A5 (ja)
WO2016072417A1 (ja) 双方向ａｃスイッチ
Sanchez et al. Light triggered thyristor with a MOS amplifying gate: an example of a galvanically insulated high voltage integrated switch
JP2013110604A (ja) 半導体リレー装置
JPH0477015A (ja) 光結合型リレー回路
JP2022138120A5 (ja)
CN120936065A (zh) 具有栅极电压管理功能的氮化物功率器件
WO2022270168A1 (ja) 半導体装置および電力変換装置
CN119362864A (zh) 一种理想二极管的控制电路
JP2002026710A (ja) スイッチ回路、リレー回路及びその駆動方法
JP2004173257A (ja) 光結合型半導体リレー装置
JPH0290721A (ja) 光結合型リレー回路
JPH0629815A (ja) 半導体リレー

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20220216

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20220610

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20250210

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20250210

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20250210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20250324

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20250423

R150 Certificate of patent or registration of utility model

Ref document number: 7673003

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150