JP7643151B2 - ゲート駆動回路および電力変換装置 - Google Patents

Description

本発明は、半導体スイッチング素子のゲート駆動回路およびゲート駆動回路を備えた電力変換装置に関する。

電力変換装置では、ゲート駆動抵抗を介して半導体スイッチング素子のゲート静電容量を充放電するゲート駆動回路が広く用いられている。この種のゲート駆動回路において、Ｑｇをゲート充電電荷、Ｖｇをゲート駆動電圧、ｆｓｗをスイッチング周波数とした場合、ゲート駆動抵抗において発生する損失はＱｇ×Ｖｇ×ｆｓｗとなる。従って、半導体スイッチング素子のゲート充電電荷Ｑｇが大きくなる程、あるいはスイッチング動作周波数ｆｓｗが高くなる程、ゲート駆動抵抗において発生する損失が増加する。この損失を賄うため、上記ゲート駆動電圧Ｖｇを発生する電源回路の大型化が必要になる。また、この損失から生じる熱を放散する必要があるため、装置の小型化が阻害される。

このような課題を解決する手段として、図７に示すゲート駆動回路１が知られている。なお、この種のゲート駆動回路は例えば特許文献１に開示されている。図７において、半導体スイッチング素子Ｑａは、ゲート駆動回路１の駆動対象である。ゲート駆動回路１は、直流電源ＶＰおよびＶＮと、半導体スイッチング素子Ｑ１およびこれに逆並列接続されたダイオードＤ１からなる第１のスイッチＳＷ１と、半導体スイッチング素子Ｑ２およびこれに逆並列接続されたダイオードＤ２からなる第１のスイッチＳＷ２と、半導体スイッチング素子Ｑ３およびこれに逆並列接続されたダイオードＤ３からなる第３のスイッチＳＷ３と、半導体スイッチング素子Ｑ４およびこれに逆並列接続されたダイオードＤ４からなる第４のスイッチＳＷ４と、インダクタＬｇとを有する。

図８はゲート駆動回路１の動作を示す波形図である。図示しない上位装置からの指示により発生するターンＯＮ指示信号ＳＯＮがＯＮになると、半導体スイッチング素子Ｑ１のみがＯＮとなり、インダクタＬｇを介し、半導体スイッチング素子Ｑａのゲートが充電される。充電後、半導体スイッチング素子Ｑａのゲート電圧Ｖｇｓが所要の値に達すると、半導体スイッチング素子Ｑ１がＯＦＦとされ、半導体スイッチング素子Ｑ２およびＱ３がＯＮとされ、充電時にインダクタＬｇに蓄積されたエネルギーが直流電源ＶＰおよびＶＮに回収される。また、ターンＯＮ指示信号ＳＯＮがＯＦＦになると、半導体スイッチング素子Ｑ２のみがＯＮとされ、インダクタＬｇを介し、半導体スイッチング素子Ｑａのゲートが放電される。放電後、半導体スイッチング素子Ｑａのゲート電圧Ｖｇｓが所要の値に達すると、半導体スイッチング素子Ｑ２がＯＦＦとされ、半導体スイッチング素子Ｑ１およびＱ４がＯＮとされ、放電時にインダクタＬｇに蓄積されたエネルギーが直流電源ＶＰおよびＶＮに回収される。

このように、特許文献１に開示されたゲート駆動回路によれば、従来、ゲート駆動抵抗で発生していた損失をインダクタＬｇの電流として直流電源ＶＰおよびＶＮに回生するためゲート駆動回路の損失を低減できる。

特開２００６－５４９５４号公報

ところで、上述したゲート駆動回路１において、インダクタＬｇと、駆動対象である半導体スイッチング素子Ｑａのゲートとの間には、図７に示すように、インダクタＬｐｃｂおよびＬｉｎが介在する。ここで、インダクタＬｐｃｂは、ゲート駆動回路１を実装するプリント基板上の配線の寄生インダクタンスである。また、インダクタＬｉｎは、半導体スイッチング素子Ｑａを収容したパワーモジュール内のゲート信号配線の寄生インダクタンスである。半導体スイッチング素子Ｑａは、入力容量Ｃｉｓｓを有する。この入力容量Ｃｉｓｓは、ゲートおよびソース間容量Ｃｇｓと、ドレインおよびゲート間容量Ｃｄｇとを合成した容量である。このゲート駆動回路１では、次のような問題が発生する。

ターンＯＮ指示信号ＳＯＮがＯＮになり、半導体スイッチング素子Ｑ１のみがＯＮになると、ゲート駆動回路１は、図９Ａに示す状態となる。この状態では、直流電源ＶＰ→半導体スイッチング素子Ｑ１→インダクタＬｇ→インダクタＬｐｃｂおよびＬｉｎ→入力容量Ｃｉｓｓ→直流電源ＶＰという充電回路３０１を充電電流が流れる。

充電により半導体スイッチング素子Ｑａのゲート電圧Ｖｇｓが所定電圧に到達すると、半導体スイッチング素子Ｑ１がＯＦＦとなり、半導体スイッチング素子Ｑ２およびＱ３がＯＮとなる。この結果、ゲート駆動回路１は図９Ｂに示す状態となる。

この状態では、インダクタＬｇ→半導体スイッチング素子Ｑ３→直流電源ＶＰおよびＶＮ→半導体スイッチング素子Ｑ２→インダクタＬｇという還流回路３０２を還流電流が流れる。しかし、このようにインダクタＬｇに流れていた電流を還流回路３０２に瞬時に転流させようとすると、インダクタＬｐｃｂおよびＬｉｎがそれまでにインダクタＬｐｃｂおよびＬｉｎに流れていた電流を維持しようとするため、インダクタＬｐｃｂおよびＬｉｎと入力容量Ｃｉｓｓとゲート駆動回路１とを含む閉ループ状の共振回路３０３において共振が発生する。この共振回路３０３には抵抗等の減衰要素が存在しないため、半導体スイッチング素子Ｑａのゲート電圧Ｖｇｓが振動し、駆動対象である半導体スイッチング素子Ｑａの誤点弧が発生し、あるいはゲート電圧Ｖｇｓがゲート入力許容電圧を越えることにより半導体スイッチング素子Ｑａが破損する虞がある。

この発明は、以上説明した課題に鑑みてなされたものであり、ゲート駆動用のインダクタに流れる電流を還流回路に転流させる際にゲート駆動回路に発生する共振を抑制する技術的手段を提供することを目的とする。

この発明の一態様であるゲート駆動回路は、インダクタと、高電位電源線と前記インダクタの第１の端子との間に接続された第１のスイッチと、前記高電位電源線より電位が低い低電位電源線と前記インダクタの前記第１の端子との間に接続された第２のスイッチと、前記高電位電源線と前記インダクタの第２の端子との間に接続された第３のスイッチと、前記低電位電源線と前記インダクタの前記第２の端子との間に接続された第４のスイッチとを含むゲート電流制御回路部と、前記インダクタの前記第２の端子と駆動対象である半導体スイッチング素子のゲートとの間に接続された回路であって、抵抗値の制御が可能な減衰回路部と、を含む。

また、この発明の一態様である電力変換装置は、前記ゲート駆動回路を有し、前記ゲート駆動回路によりゲートが駆動される半導体スイッチング素子を介して負荷に電力を供給する。

この発明によれば、インダクタの第２の端子と半導体スイッチング素子のゲートとの間に抵抗値の制御が可能な減衰回路部が接続されているので、インダクタに流れる電流を還流回路に転流させる際に、減衰回路部の抵抗値を制御することにより、ゲート駆動回路に発生する共振を抑制することができる。

この発明の第１実施形態であるゲート駆動回路を備えた電力変換装置の構成を示す回路図である。 同ゲート駆動回路の動作を示す波形図である。 同ゲート駆動回路のモード１の動作を示す回路図である。 同ゲート駆動回路のモード２の動作を示す回路図である。 同ゲート駆動回路のモード３の動作を示す回路図である。 同ゲート駆動回路のモード４の動作を示す回路図である。 同ゲート駆動回路のモード５の動作を示す回路図である。 同ゲート駆動回路のモード６の動作を示す回路図である。 同ゲート駆動回路のモード７の動作を示す回路図である。 同ゲート駆動回路のモード８の動作を示す回路図である。 この発明の第２実施形態であるゲート駆動回路を備えた電力変換装置の構成を示す回路図である。 同ゲート駆動回路の動作を示す波形図である。 半導体スイッチング素子のゲート電圧とＯＮ抵抗との関係を示す図である。 特許文献１に開示されたゲート駆動回路の構成を示す回路図である。 同ゲート駆動回路の動作を示す波形図である。 同ゲート駆動回路のモード１の動作を示す回路図である。 同ゲート駆動回路のモード２の動作を示す回路図である。

以下、図面を参照しつつ本発明の実施形態について説明する。

＜第１実施形態＞
図１はこの発明の第１実施形態であるゲート駆動回路１ａを備えた降圧電源回路１００ａの構成を示す回路図である。降圧電源回路１００ａは、本実施形態によるゲート駆動回路１ａと、変換部２と、アイソレーションアンプ３とを含む。

変換部２は、ゲート駆動回路１ａによってゲートが駆動される半導体スイッチング素子Ｑａを含む。この半導体スイッチング素子Ｑａと、ゲート駆動回路１ａ内の半導体スイッチング素子Ｑ１～Ｑ４、Ｑ５１およびＱ５２は、ｎチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属－酸化膜－半導体構造の電界効果トランジスタ）である。

変換部２において、半導体スイッチング素子Ｑａのソースは、インダクタ２１の一端に接続されている。このインダクタ２１の他端は負荷２５の一端に接続されている。半導体スイッチング素子Ｑａのドレインは、直流電源Ｖ１の正極に接続され、この直流電源Ｖ１の負極は負荷２５の他端に接続されている。ダイオード２２は、カソードが半導体スイッチング素子Ｑａのソースに接続され、アノードが直流電源Ｖ１の負極に接続されている。また、負荷２５には容量２３が並列接続されている。

この変換部２において、半導体スイッチング素子Ｑａは、ゲート駆動回路１ａによりＰＷＭ（Pulse Width Modulation；パルス幅変調）パルス状にスイッチングされる。半導体スイッチング素子ＱａがＯＮである期間、直流電源Ｖ１からの電流が半導体スイッチング素子Ｑａおよびインダクタ２１を介して負荷２５に供給される。半導体スイッチング素子ＱａがＯＦＦになると、インダクタ２１がその時点までに蓄積したエネルギーを放出し、ダイオード２２を介して負荷２５に電流を供給する。負荷２５の両端の電圧は容量２３によって平滑化される。

このように降圧電源回路１００ａは、ゲート駆動回路１ａによりゲートが駆動される半導体スイッチング素子Ｑａを介して負荷２５を駆動する電力変換装置である。

ゲート駆動回路１ａは、制御回路１０１と、ブリッジ回路１１０と、減衰回路部１２０ａと、電圧検出器１３０とを含む。

制御回路１０１は、負荷２５に対する出力電圧をアイソレーションアンプ３を介して検出し、出力電圧が目標とする電圧となるように半導体スイッチング素子ＱａのＯＮデューティ、すなわち、ターンＯＮ指示信号ＳＯＮのＯＮデューティを決定する。また、制御回路１０１は、ターンＯＮ指示信号ＳＯＮに従って、ゲート駆動回路１ａを構成する半導体スイッチング素子Ｑ１～Ｑ４、Ｑ５１およびＱ５２のＯＮ／ＯＦＦ駆動を行うための各種の制御信号を生成する。なお、この半導体スイッチング素子のＯＮ／ＯＦＦ駆動については、説明の重複を避けるため、本実施形態の動作説明においてその詳細を明らかにする。

ブリッジ回路１１０は、半導体スイッチング素子Ｑａに供給するゲート電流を制御するゲート電流制御回路部である。このブリッジ回路１１０において、直流電源ＶＰは負極が半導体スイッチング素子Ｑａのソースに接続され、正極が高電位電源線１１１に接続されている。また、直流電源ＶＮは正極が半導体スイッチング素子Ｑａのソースに接続され、負極が低電位電源線１１２に接続されている。従って、低電位電源線１１２は、高電位電源線１１１より電位が低い電源線となる。

ブリッジ回路１１０において、第１のスイッチＳＷ１は、半導体スイッチング素子Ｑ１とこれに逆並列接続されたダイオードＤ１とにより構成されている。ここで、半導体スイッチング素子Ｑ１は、ドレインが高電位電源線１１１に接続され、ソースがインダクタＬｇの第１の端子１１３に接続されている。第２のスイッチＳＷ２は、半導体スイッチング素子Ｑ２とこれに逆並列接続されたダイオードＤ２とにより構成されている。ここで、半導体スイッチング素子Ｑ２は、ソースが低電位電源線１１２に接続され、ドレインがインダクタＬｇの第１の端子１１３に接続されている。第３のスイッチＳＷ３は、半導体スイッチング素子Ｑ３とこれに逆並列接続されたダイオードＤ３とにより構成されている。ここで、半導体スイッチング素子Ｑ３は、ドレインが高電位電源線１１１に接続され、ソースがインダクタＬｇの第２の端子１１４に接続されている。第４のスイッチＳＷ４は、半導体スイッチング素子Ｑ４とこれに逆並列接続されたダイオードＤ４とにより構成されている。ここで、半導体スイッチング素子Ｑ４は、ソースが低電位電源線１１２に接続され、ドレインがインダクタＬｇの第２の端子１１４に接続されている。

減衰回路部１２０ａは、抵抗値の制御が可能な回路であり、ゲート電流制御回路部であるブリッジ回路１１０と、駆動対象である半導体スイッチング素子Ｑａのゲートとの間に接続されている。より詳しくは、減衰回路部１２０ａの一端１２１はインダクタＬｇの第２の端子１１４に接続され、他端１２２はインダクタＬｐｃｂおよびＬｉｎを介して半導体スイッチング素子Ｑａのゲートに接続されている。

減衰回路部１２０ａは、端子１２１および１２２間に接続された抵抗Ｒｄｕｍｐと、これに並列接続された双方向スイッチＳＷ５とにより構成されている。

双方向スイッチＳＷ５では、半導体スイッチング素子Ｑ５１のドレインとダイオードＤ５１のカソードが減衰回路部１２０ａの一端１２１に共通接続されている。また、半導体スイッチング素子Ｑ５２のドレインとダイオードＤ５２のカソードが減衰回路部１２０ａの他端１２２に共通接続されている。そして、半導体スイッチング素子Ｑ５１のソースと、ダイオードＤ５１のアノードと、半導体スイッチング素子Ｑ５２のソースと、ダイオードＤ５２のアノードとが共通接続されている。

この構成において、半導体スイッチング素子Ｑ５１およびＱ５２の両方がＯＮである場合、半導体スイッチング素子Ｑ１およびダイオードＤ５２を介すことにより端子１２１側から端子１２２側への通電が可能であり、半導体スイッチング素子Ｑ２およびダイオードＤ５１を介すことにより端子１２２側から端子１２１側への通電が可能である。

電圧検出器１３０は、半導体スイッチング素子Ｑａを収容したパワーモジュールにおいて、半導体スイッチング素子Ｑａのゲートが接続された端子とソ－スが接続された端子との間の電圧を検出し、ゲート電圧検出値Ｖｇｓｄｅｔとして制御回路１０１に供給する。

図２はゲート駆動回路１ａの動作を示す波形図である。制御回路１０１は、半導体スイッチング素子Ｑ１～Ｑ４のソースＳ１～Ｓ４と、半導体スイッチング素子Ｑ５１およびＱ５２の共通のソースＳ５の電圧を監視し、これらのソース電圧に基づいて、半導体スイッチング素子Ｑ１～Ｑ４、Ｑ５１およびＱ５２のゲートＧ１～Ｇ４、Ｇ５１およびＧ５２に与えるゲート電圧を制御し、各半導体スイッチング素子のＯＮ／ＯＦＦ切り換えを行う。制御回路１０１は、ターンＯＮ指示信号ＳＯＮのＯＮ／ＯＦＦが切り換わるのに応じて、各半導体スイッチング素子のＯＮ／ＯＦＦ切り換えを行うことによりゲート駆動回路１ａの動作モードをモード１からモード８まで変化させる。図２におけるＴ１～Ｔ８は、各々モード１～８の継続期間である。また、図３Ａ～図３Ｈは、各々モード１～８におけるゲート駆動回路１ａの動作状態を示している。以下、これらの図を参照し、本実施形態の動作を説明する。

モード１（期間Ｔ１）では、図３Ａに示すように、制御回路１０１が半導体スイッチング素子Ｑ１をＯＮにする。この結果、直流電源ＶＰ→半導体スイッチング素子Ｑ１→インダクタＬｇ→減衰回路部１２０ａ→インダクタＬｐｃｂおよびＬｉｎ→半導体スイッチング素子Ｑａの入力容量Ｃｉｓｓ→直流電源ＶＰという閉ループ状の充電回路３０１ａが形成され、この充電回路３０１ａに充電電流が流れることにより半導体スイッチング素子Ｑａのゲート電圧が増加する。電圧検出器１３０により得られるゲート電圧検出値Ｖｇｓｄｅｔが所定の値に達すると、制御回路１０１はゲート駆動回路１ａをモード２に移行させる。

ここで、モード２への移行時にインダクタＬｇに流れる電流について説明する。モード１において、直流電源ＶＰと、インダクタＬｇ、ＬｐｃｂおよびＬｉｎと、初期電圧値が－ＶＮである入力容量Ｃｉｓｓとの直列回路（充電回路３０１）が形成されたとする。この場合、モード２への移行時にインダクタＬｇに流れる電流、すなわち、モード１終了時のインダクタＬｇの電流ｉＬｇ（ｔ＝Ｔ１）は、次式（１）に示すものとなる。
ｉＬｇ（ｔ＝Ｔ１）
＝（ＶＰ＋ＶＮ）・ω・Ｃｉｓｓ・ｓｉｎ（ω・Ｔ１） ……（１）
ただし、ω＝√（１／（（Ｌｇ＋Ｌｐｃｂ＋Ｌｉｎ）・Ｃｉｓｓ））

モード２は、インダクタＬｇに蓄積されたエネルギーを直流電源ＶＰおよびＶＮに回収するとともに、インダクタＬｐｃｂ、Ｌｉｎ、および入力容量Ｃｉｓｓで構成される共振回路による共振電流をダンピングするモードである。

モード２において、制御回路１０１は、半導体スイッチング素子Ｑ１をＯＦＦとし、半導体スイッチング素子Ｑ２およびＱ３をＯＮにする。この結果、上述した充電回路３０１ａが開放され、図３Ｂに示すように、インダクタＬｇ→半導体スイッチング素子Ｑ３→直流電源ＶＰおよびＶＮ→半導体スイッチング素子Ｑ２→インダクタＬｇという還流回路３０２が形成される。これにより、それまでインダクタＬｇから半導体スイッチング素子Ｑａの入力容量Ｃｉｓｓに流れ込んでいた電流が、環流回路３０２に転流し、インダクタＬｇに蓄積されたエネルギーが直流電源ＶＰおよびＶＮに回収される。また、インダクタＬｐｃｂおよびＬｉｎがそれまでに流れていた電流を持続しようとするため、インダクタＬｐｃｂおよびＬｉｎと、入力容量Ｃｉｓｓと、ゲート駆動回路１ａを含む共振回路３０３ａが形成され、この共振回路３０３に共振電流が流れる。この共振回路３０３ａは、直流電源ＶＮ→ダイオードＤ４→減衰回路部１２０ａ→インダクタＬｐｃｂおよびＬｉｎ→入力容量Ｃｉｓｓ→直流電源ＶＮという第１のループと、直流電源ＶＰ→入力容量Ｃｉｓｓ→インダクタＬｉｎおよびＬｐｃｂ→減衰回路部１２０ａ→半導体スイッチング素子Ｑ３→直流電源ＶＰという第２のループとからなる。これら第１および第２のループからなる共振電流経路が構成され、共振回路３０３ａには、共振電流が流れる。

ところが、本実施形態において、制御回路１０１は、双方向スイッチＳＷ５を第３のスイッチＳＷ３または第４のスイッチＳＷ４がＯＮするタイミングでＯＦＦさせ、所定時間ＯＦＦを保持する。具体的には制御回路１０１は、モード２において、半導体スイッチング素子Ｑ１をＯＦＦとし、半導体スイッチング素子Ｑ２およびＱ３をＯＮにすると同時に、減衰回路部１２０ａの双方向スイッチＳＷ５をＯＦＦにし、さらにモード２に続くモード３においてもこの状態を維持する。この結果、モード２および３では共振回路３０３ａに抵抗Ｒｄｕｍｐが挿入される。このため、モード２および３では、直流電源ＶＰと、インダクタＬｇと、抵抗Ｒｄｕｍｐと、入力容量Ｃｉｓｓの直列回路により共振回路３０３ａが構成される。

このようなインダクタＬと、容量Ｃと、抵抗Ｒによる直列共振において、共振電流ピーク値や減衰時間は抵抗の値に依存することは一般的に知られている。特に、Ｒ＞√（４Ｌ／Ｃ）を満たす条件では非振動的となり容量Ｃのピーク電圧値が低下する。従って、Ｒｄｕｍｐ＞√（４Ｌｇ／Ｃｉｓｓ）をみたす十分大きな値に抵抗値Ｒｄｕｍｐを選定することで、前述の課題を回避することができる。

インダクタＬｇに蓄積されたエネルギーの直流電源ＶＰおよびＶＮへの回収が完了、すなわち、インダクタＬｇの電流が零になるタイミングにおいて、制御回路１０１はゲート駆動回路１ａをモード３に移行させる。

モード２の開始時点では、上記式（１）により与えられる電流ｉＬｇ（ｔ＝Ｔ１）がインダクタＬｇに流れる。このため、インダクタＬｇの電流が零となる時間、すなわち、モード２の期間Ｔ２は次式（２）により与えられる。
Ｔ２
＝（Ｌｇ／ＶＰ）・ｉＬＧ（ｔ＝Ｔ１） ……（２）

モード３は、モード２から継続する共振電流をダンピングするモードである。このモード３において、制御回路１０１は、図３Ｃに示すように、半導体スイッチング素子Ｑ２をＯＦＦとして環流回路３０２を開放する一方、半導体スイッチング素子Ｑ３をＯＮに維持して共振回路３０３ａを維持し、かつ、双方向スイッチＳＷ５をＯＦＦに維持して、インダクタＬｐｃｂおよびＬｉｎに流れる共振電流を抵抗Ｒｄｕｍｐにより十分減衰させる。以下、この共振電流とモード３の所要時間との関係を説明する。

モード２において説明したように、共振電流が流れる共振回路３０３は、インダクタＬｇと、入力容量Ｃｉｓｓと、抵抗Ｒｄｕｍｐと、直流電源ＶＰおよびＶＮから構成される直列回路である。従って、モード３終了時の共振電流ｉｒｅｓ（ｔ＝Ｔ１＋Ｔ２＋Ｔ３）は次式（３）により与えられる。ただし、インダクタＬｐｃｂおよびＬｉｎに流れる電流ｉｒｅｓとゲート電圧Ｖｇｓの初期条件はそれぞれモード１終了時の電流ｉＬＧ（ｔ＝Ｔ１）、電圧ＶＰである。
ｉｒｅｓ（ｔ＝Ｔ１＋Ｔ２＋Ｔ３）
＝ｉＬＧ（ｔ＝Ｔ１）・ｅｘｐ（－α（Ｔ２＋Ｔ３））
・（－（α／β）・ｓｉｎｈ（β・（Ｔ２＋Ｔ３））
＋ｃｏｓｈ（β・（Ｔ２＋Ｔ３））） ……（３）
ただし、
α
＝Ｒｄｕｍｐ／（２・（Ｌｐｃｂ＋Ｌｉｎ））
β
＝（√（Ｒｄｕｍｐ２－４・（Ｌｐｃｂ＋Ｌｉｎ）／Ｃｉｓｓ））
／（２・（Ｌｐｃｂ＋Ｌｉｎ））

モード４は、低インピーダンスでゲート電圧Ｖｇｓを保持するモードである。制御回路１０１は、このモード４において、図３Ｄに示すように、双方向スイッチＳＷ５をＯＮにする。制御回路１０１は、半導体スイッチング素子Ｑａに対するターンＯＮ指令ＳＯＮがＯＦＦになるまでこのモード４を維持する。

モード４では、抵抗Ｒｄｕｍｐが双方向スイッチＳＷ５により短絡されるので、モード２および３において行われた共振電流の減衰は行われない。従って、モード４の期間、連続して式（３）の電流ｉｒｅｓ（ｔ＝Ｔ１＋Ｔ２＋Ｔ３）が入力容量Ｃｉｓｓに流入しても設定したゲート電圧を超えない電流にまで減衰させるようにモード３の期間Ｔ３を設定する必要がある。

モード５は、半導体スイッチング素子ＱａをターンＯＦＦするモードである。ターンＯＮ指示信号ＳＯＮがＯＦＦになると、制御回路１０１は、図３Ｅに示すように、半導体スイッチング素子Ｑ３をＯＦＦとし、半導体スイッチング素子Ｑ２をＯＮにする。この結果、直流電源ＶＮ→入力容量Ｃｉｓｓ→インダクタＬｉｎおよびＬｐｃｂ→減衰回路部１２０ａ→ンダクタＬｇ→半導体スイッチング素子Ｑ２→直流電源ＶＮという閉ループ状の放電回路３０４ａが形成され、この放電回路３０４ａに放電電流が流れることにより半導体スイッチング素子Ｑａのゲート電圧が減少する。電圧検出器１３０により得られるゲート電圧検出値Ｖｇｓｄｅｔが所定の値に達すると、制御回路１０１はゲート駆動回路１ａをモード６に移行させる。

モード６は、インダクタＬｇに蓄積されたエネルギーを直流電源ＶＰおよびＶＮに回収するとともに、インダクタＬｐｃｂ、Ｌｉｎ、および入力容量Ｃｉｓｓで構成される共振回路による共振電流をダンピングするモードである。

モード６において、制御回路１０１は、半導体スイッチング素子Ｑ２をＯＦＦとし、半導体スイッチング素子Ｑ１およびＱ４をＯＮにする。この結果、上述した放電回路３０４ａが開放され、図３Ｆに示すように、インダクタＬｇ→半導体スイッチング素子Ｑ１→直流電源ＶＰおよびＶＮ→半導体スイッチング素子Ｑ４→インダクタＬｇという閉ループ状の環流回路３０５が形成される。これにより、それまでインダクタＬｇに流れていた電流が、環流回路３０５に転流し、インダクタＬｇに蓄積されたエネルギーが直流電源ＶＰおよびＶＮに回収される。また、インダクタＬｐｃｂおよびＬｉｎがそれまでに流れていた電流を持続しようとするため、インダクタＬｐｃｂおよびＬｉｎと、入力容量Ｃｉｓｓと、ゲート駆動回路１ａとを含む共振回路３０６ａが形成され、この共振回路３０６ａに共振電流が流れる。この共振回路３０６ａは、モード２において形成される共振回路３０３ａと同じものである。

ところが、本実施形態において、制御回路１０１は、方向スイッチＳＷ５を第３のスイッチＳＷ３または第４のスイッチＳＷ５がＯＮするタイミングでＯＦＦさせ、所定時間ＯＦＦを保持する。具体的には、制御回路１０１は、モード６において半導体スイッチング素子Ｑ２をＯＦＦとし、半導体スイッチング素子Ｑ１およびＱ４をＯＮにすると同時に、減衰回路部１２０ａの双方向スイッチＳＷ５をＯＦＦにし、さらにモード６に続くモード７においてもこの状態を維持する。この結果、モード６および７では共振回路３０６ａに抵抗Ｒｄｕｍｐが挿入される。このため、モード６および７では、直流電源ＶＰと、インダクタＬｇと、抵抗Ｒｄｕｍｐと、入力容量Ｃｉｓｓの直列回路により共振回路３０３ａが構成される。この結果、モード２と同様、共振回路３０３ａに流れる共振電流が減衰される。

モード７は、モード６から継続する共振電流をダンピングするモードである。このモード７において、制御回路１０１は、図３Ｇに示すように、半導体スイッチング素子Ｑ１をＯＦＦとして環流回路３０５を開放する一方、半導体スイッチング素子Ｑ４をＯＮに維持して共振回路３０６ａを維持し、かつ、減衰回路部１２０ａの双方向スイッチＳＷ５をＯＦＦとし、インダクタＬｐｃｂおよびＬｉｎに流れる共振電流を抵抗Ｒｄｕｍｐにより十分減衰させる。

モード８は、低インピーダンスでゲート電圧Ｖｇｓを保持するモードである。制御回路１０１は、このモード８において、図３Ｈに示すように、双方向スイッチＳＷ５をＯＮにする。制御回路１０１は、半導体スイッチング素子Ｑａに対するターンＯＮ指令ＳＯＮがＯＮになるまでこのモード８を維持する。

以上のように、本実施形態によれば、インダクタＬｇに流れる電流の環流回路３０２または３０５への転流が行われ、共振回路３０３ａまたは３０６ａが形成されるときに、共振回路３０３ａまたは３０６ａに抵抗Ｒｄｕｍｐが挿入され、共振回路３０３ａまたは３０６ａに流れる共振電流が減衰される。従って、ゲート駆動回路１ａの駆動対象である半導体スイッチング素子Ｑａの誤点弧を防止することができ、電力変換装置の誤動作を防止できる。また、駆動対象である半導体スイッチング素子Ｑａのゲートピーク電圧を抑制できるので、半導体スイッチング素子Ｑａの故障率が低減し、電力変換装置の長期信頼性の向上を図ることができる。

特許文献１の図１６では、ゲート駆動回路とその駆動対象である半導体スイッチング素子を含む閉ループ状の共振回路内にダンピング用の抵抗を配置している。この構成では、共振回路に共振が発生する期間以外の期間においてもダンピング用の抵抗に電流が流れるため、回路損失が増加する。しかしながら、本実施形態では、共振回路３０３ａまたは３０６ａにおいて共振が発生する期間に限定して、抵抗Ｒｄｕｍｐが共振回路に挿入される。従って、本実施形態によれば、回路損失の増加を招くことなく、共振を抑制することができる。

＜第２実施形態＞
図４はこの発明の第２実施形態であるゲート駆動回路１ｂを備えた降圧電源回路１００ｂの構成を示す回路図である。図５はゲート駆動回路１ｂの動作を示す波形図である。この降圧電源回路１００ｂでは、上記第１実施形態におけるゲート駆動回路１ａがゲート駆動回路１ｂに置き換えられている。ゲート駆動回路１ｂでは、上記第１実施形態における減衰回路部１２０ａが抵抗Ｒｄｕｍｐのない減衰回路部１２０ｂに置き換えられている。双方向スイッチＳＷ５を構成するＭＯＳＦＥＴのゲート電圧ＶＧＳとＯＮ抵抗ＲＤＳには図６に示す関係がある。すなわち、ＭＯＳＦＥＴは、ゲート電圧ＶＧＳの操作によりＯＮ抵抗ＲＤＳが変化する可変抵抗として機能する。この特性を利用して図５に示すようにモード２、３、６、７において双方向スイッチＳＷ５のＯＮ抵抗を増加させ、共振電流をダンピングする。すなわち、モード２、３、６、７において、双方向スイッチＳＷ５を構成する半導体スイッチング素子Ｑ５１およびＱ５２のゲート電圧を下げ、双方向スイッチＳＷ５を抵抗として作用させ、共振電流をダンピングする。

本実施形態においても上記第１実施形態と同様な効果が得られる。また、本実施形態によれば、共振電流をダンピングするための抵抗Ｒｄｕｍｐが不要となるため、装置の小型化、コストダウンを図ることができる。

＜他の実施形態＞
以上、この発明の一実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。

（１）この発明によるゲート駆動回路は、インバータ等、降圧電源回路以外の電力変換装置にも適用可能である。電力変換装置が負荷に電力を供給する半導体スイッチング素子を複数含む場合、それらの半導体スイッチング素子の各々に対して、この発明によるゲート駆動回路を設ければよい。

（２）ゲート駆動回路の駆動対象は、ＩＧＢＴ（Insulated Gate Bipolar Transistor；絶縁ゲートバイポーラトランジスタ）等、ＭＯＳＦＥＴ以外の半導体スイッチング素子であってもよい。

１００ａ，１００ｂ……降圧電源回路、１ａ，１ｂ，１……ゲート駆動回路、１１０……ブリッジ回路、１１１……高電位電源線、１１２……低電位電源線、ＶＰ．ＶＮ，Ｖ１……直流電源、ＳＷ１……第１のスイッチ、ＳＷ２……第２のスイッチ、ＳＷ３……第３のスイッチ、ＳＷ４……第４のスイッチ、Ｑ１～Ｑ４，Ｑ５１，Ｑ５２，Ｑａ……半導体スイッチング素子、Ｄ１～Ｄ４，Ｄ５１，Ｄ５２，Ｄａ，２２……ダイオード、Ｌｇ，Ｌｐｃｂ．Ｌｉｎ，２１……インダクタ、Ｃｇｓ，Ｃｄｇ，Ｃｄｓ，２３……容量、２……変換部、２５……負荷、３……アイソレーションアンプ、１０１……制御回路、１２０ａ，１２０ｂ……減衰回路部、ＳＷ５……双方向スイッチ、１３０……電圧検出器。

Claims (3)

1. インダクタと、高電位電源線と前記インダクタの第１の端子との間に接続された第１のスイッチと、前記高電位電源線より電位が低い低電位電源線と前記インダクタの前記第１の端子との間に接続された第２のスイッチと、前記高電位電源線と前記インダクタの第２の端子との間に接続された第３のスイッチと、前記低電位電源線と前記インダクタの前記第２の端子との間に接続された第４のスイッチとを含むゲート電流制御回路部と、
   前記インダクタの前記第２の端子と駆動対象である半導体スイッチング素子のゲートとの間に接続された回路であって、抵抗値の制御が可能な減衰回路部と、を含み、
   前記減衰回路部は、抵抗と前記抵抗に並列接続された双方向スイッチとを含み、
   前記双方向スイッチを前記第３のスイッチまたは前記第４のスイッチがＯＮするタイミングでＯＦＦさせ、所定時間ＯＦＦを保持することを特徴とするゲート駆動回路。
2. インダクタと、高電位電源線と前記インダクタの第１の端子との間に接続された第１のスイッチと、前記高電位電源線より電位が低い低電位電源線と前記インダクタの前記第１の端子との間に接続された第２のスイッチと、前記高電位電源線と前記インダクタの第２の端子との間に接続された第３のスイッチと、前記低電位電源線と前記インダクタの前記第２の端子との間に接続された第４のスイッチとを含むゲート電流制御回路部と、
   前記インダクタの前記第２の端子と駆動対象である半導体スイッチング素子のゲートとの間に接続された回路であって、抵抗値の制御が可能な減衰回路部と、を含み、
   前記減衰回路部は、ゲート電圧によりＯＮ抵抗の制御が可能な双方向スイッチを含み、
   前記第３のスイッチまたは前記第４のスイッチがＯＮするタイミングにおいて前記減衰回路部の前記双方向スイッチに第１のゲート電圧を与えてＯＮさせ、所定時間後に前記第１のゲート電圧より高い第２のゲート電圧を与えてＯＮ状態を保持することを特徴とするゲート駆動回路。
3. 請求項１または２に記載のゲート駆動回路を有し、
   前記ゲート駆動回路によりゲートが駆動される半導体スイッチング素子を介して負荷に電力を供給する電力変換装置。

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