JP7559151B2 - メモリデバイスのプログラミング中のプリチャージ方式 - Google Patents

Description

本開示は、概して、サブブロックに分割された複数のメモリブロックを含むメモリデバイスのメモリセルをプログラムするための技法に関する。

関連技術
半導体メモリは、セルラ電話、デジタルカメラ、パーソナルデジタルアシスタント、電子医療機器、モバイルコンピューティングデバイス、サーバ、ソリッドステートドライブ、非モバイルコンピューティングデバイス、及び他のデバイスなどの様々な電子デバイスに広く使用されている。半導体メモリは、不揮発性メモリ又は揮発性メモリを含むことがある。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。

ＮＡＮＤメモリデバイスは、複数のワードライン及び複数のチャネルに配置されたメモリセルのアレイを有するメモリブロックを含む。いくつかのメモリブロックにおいて、ワードラインは、互いに独立してプログラム及び消去することができる２つ以上のサブブロックに分割される。各サブブロック内で、ワードラインは、サブブロックの一方の側からサブブロックの反対側への方向に順次プログラムされる。多くのメモリデバイスでは、プログラムディスターブを最小限に抑えるために、上位サブブロック内のワードラインは、サブブロックのソース側からサブブロックのドレイン側に向かう第１の方向にプログラムされ、下位サブブロック内のワードラインは、サブブロックのドレイン側からサブブロックのソース側に向かう反対の第２の方向にプログラムされる。

本開示の一態様は、メモリデバイスをプログラムする方法に関する。この方法は、少なくとも１つのメモリブロックを含むメモリデバイスを準備するステップを含む。少なくとも１つのメモリブロックは、ソース側及びドレイン側を有し、複数のワードラインに配置された複数のメモリセルを含む。複数のワードラインは、互いに独立してプログラム及び消去されるように構成された複数のサブブロックに配置される。この方法はまた、少なくとも１つのメモリブロック内の複数のサブブロックのうちの選択されたサブブロックの位置と、複数のサブブロックのうちの少なくとも１つの選択されていないサブブロックのプログラミング状態とを決定するステップを含む。方法は、複数のプログラムループにおいて選択されたサブブロック内の少なくとも１つのワードラインをプログラムするステップに進む。プログラムループはプリチャージプロセスを含み、プリチャージプロセスは、少なくとも１つのメモリブロック内の選択されたサブブロックの位置及び少なくとも１つの選択されていないサブブロックのプログラミング状態のうちの少なくとも１つに基づいて、メモリブロックのソース側又はドレイン側のいずれかから開始する。

本開示の別の態様によれば、方法は、メモリブロック内の選択されたサブブロックの位置に関係なく、かつ少なくとも１つの選択されていないサブブロックのプログラミング状態に関係なく、複数のサブブロックのうちの選択されたサブブロックのワードラインをドレイン側からソース側に向かう方向に順次プログラムするステップを更に含む。

本開示の更に別の態様によれば、複数のプログラムループの各プログラムループは、メモリブロック内の複数の選択されていないワードラインにパス電圧ＶＲＥＡＤを印加することを含む検証動作を含む。

本開示の更に別の態様によれば、各プログラムループの検証動作の終了時に、選択されたワードラインの一方の側のみにおいて、選択されていないワードラインのうちの少なくともいくつかは、メモリブロックのソース側又はメモリブロックのドレイン側のいずれかに向かう方向に順々にパス電圧ＶＲＥＡＤから放電し始める。

本開示の更なる態様によれば、選択されていないワードラインが順々に放電する選択されたワードラインの側は、プリチャージプロセスが開始する選択されたワードラインの側と同じである。

本開示の更なる態様によれば、選択されていないワードラインのうちのいくつかが放電を完了する前に、メモリブロックのソース側のソースライン又はメモリブロックのドレイン側のビットラインのうちの少なくとも１つにプリチャージ電圧を印加して、選択されていないワードラインのうちのいくつかの放電の完了前にメモリブロック内の少なくとも１つのチャネルをプリチャージする。

本開示の更なる態様によれば、選択されたサブブロックがメモリブロックのソース側に位置する下位サブブロックである場合、プリチャージプロセスは、メモリブロックのソース側から開始する。

本開示の別の態様によれば、選択されたサブブロックがメモリブロックのドレイン側に位置する上位サブブロックであり、少なくとも１つの選択されていないサブブロックがクローズドサブブロックである場合、プリチャージプロセスは、メモリブロックのドレイン側から開始する。

本開示の更に別の態様によれば、選択されたサブブロックがメモリブロックのドレイン側に位置する上位サブブロックであり、少なくとも１つの選択されていないサブブロックがオープンサブブロックである場合、方法は、選択されたサブブロック内のプログラムされたワードラインの数を決定するステップと、選択されたサブブロック内のプログラムされたワードラインの数を閾値と比較するステップと、を更に含み、選択されたサブブロック内のプログラムされたワードラインの数が閾値未満である場合、プリチャージプロセスは、メモリブロックのドレイン側から開始し、選択されたサブブロック内のプログラムされたワードラインの数が閾値よりも大きい場合、プリチャージプロセスは、メモリブロックのソース側から開始する。

本開示の別の態様は、メモリデバイスに関する。メモリデバイスは、少なくとも１つのメモリブロックを含む。少なくとも１つのメモリブロックは、ソース側及びドレイン側を有し、複数のワードラインに配置された複数のメモリセルを含む。複数のワードラインは、互いに独立してプログラム及び消去されるように構成された複数のサブブロックに配置される。メモリデバイスはまた、複数のサブブロックのうちの選択されたサブブロックのメモリセルをプログラムするように構成された制御回路を含む。制御回路は、少なくとも１つのメモリブロック内の複数のサブブロックのうちの選択されたサブブロックの位置を決定し、複数のサブブロックのうちの少なくとも１つの選択されていないサブブロックのプログラミング状態を判定するように構成される。制御回路はまた、複数のプログラムループにおいて、選択されたサブブロック内の少なくとも１つのワードラインをプログラムするように構成される。プログラムループはプリチャージプロセスを含み、制御回路は、メモリブロック内の選択されたサブブロックの位置及び少なくとも１つの選択されていないサブブロックのプログラミング状態のうちの少なくとも１つに基づいて、メモリブロックのソース側又はドレイン側のいずれかからメモリブロック内の複数のチャネルをプリチャージする。

本開示の別の態様によれば、制御回路は、メモリブロック内の選択されたサブブロックの位置に関係なく、かつ少なくとも１つの選択されていないサブブロックのプログラミング状態に関係なく、複数のサブブロックのうちの選択されたサブブロックのワードラインをメモリブロックのドレイン側からソース側に向かう方向に順次プログラムするように更に構成される。

本開示の更に別の態様によれば、複数のプログラムループの各プログラムループは、制御回路がメモリブロック内の複数の選択されていないワードラインにパス電圧ＶＲＥＡＤを印加することを含む検証動作を含む。

本開示の更に別の態様によれば、各プログラムループの検証動作の終了時に、選択されたワードラインの一方の側のみにおいて、制御回路は、選択されていないワードラインのうちの少なくともいくつかを、メモリブロックのソース側又はメモリブロックのドレイン側のいずれかに向かう方向に順々にパス電圧ＶＲＥＡＤから放電し始める。

本開示の更なる態様によれば、選択されていないワードラインがパス電圧ＶＲＥＡＤから順々に放電し始める側は、制御回路が複数のチャネルをプリチャージする選択されたワードラインの同じ側である。

本開示の更なる態様によれば、選択されていないワードラインのうちのいくつかが放電を完了する前に、制御回路が、メモリブロックのソース側のソースライン又はメモリブロックのドレイン側のビットラインのうちの少なくとも１つにプリチャージ電圧を印加して、放電プロセスの完了前にメモリブロック内の少なくとも１つのチャネルをプリチャージする。

本開示の更なる態様によれば、選択されたサブブロックがメモリブロックのソース側に位置する下位サブブロックである場合、制御回路は、メモリブロックのソース側からプリチャージプロセスを開始する。

本開示の別の態様によれば、選択されたサブブロックがメモリブロックのドレイン側に位置する上位サブブロックであり、少なくとも１つの選択されていないサブブロックがクローズドサブブロックである場合、制御回路は、メモリブロックのドレイン側からプリチャージプロセスを開始する。

本開示の更に別の態様によれば、選択されたサブブロックがメモリブロックのドレイン側に位置する上位サブブロックであり、少なくとも１つの選択されていないサブブロックがオープンサブブロックである場合、制御回路は、選択されたサブブロック内のプログラムされたワードラインの数を決定し、選択されたサブブロック内のプログラムされたワードラインの数を閾値と比較するように更に構成される。選択されたサブブロック内のプログラムされたワードラインの数が閾値未満である場合、制御回路は、メモリブロックのドレイン側から複数のチャネルをプリチャージする。選択されたサブブロック内のプログラムされたワードラインの数が閾値よりも大きい場合、制御回路は、メモリブロックのソース側から複数のチャネルをプリチャージする。

本開示の更に別の態様は、装置に関する。装置は、少なくとも１つのメモリブロックを含む。少なくとも１つのメモリブロックは、ソース側及びドレイン側を有し、複数のワードラインに配置された複数のメモリセルを含む。複数のワードラインは、互いに独立してプログラム及び消去されるように構成された複数のサブブロックに配置される。装置はまた、メモリセルごとに少なくとも３ビットのデータを含むように少なくとも１つのメモリブロックのメモリセルをプログラムするためのプログラミング手段を含む。複数のサブブロックのうちの選択されたサブブロックをプログラムするとき、プログラミング手段は、少なくとも１つのメモリブロック内の複数のサブブロックのうちの選択されたサブブロックの位置を決定し、複数のサブブロックのうちの少なくとも１つの選択されていないサブブロックのプログラミング状態を判定するように構成される。プログラミング手段は、複数のプログラムループにおいて、選択されたサブブロック内の選択されたワードラインをプログラムするように更に構成される。プログラムループは、プログラミングパルス及び検証動作を含む。検証動作の各々の間に、プログラミング手段は、パス電圧ＶＲＥＡＤを複数の選択されていないワードラインに印加する。プログラミング手段は、選択されたワードラインの一方の側のメモリブロックの複数のチャネルから電子を除去するために、選択されたワードラインの一方の側の選択されていないワードラインを順々に放電し始めるように更に構成される。

本開示の別の態様によれば、プログラミング手段は、プログラミング手段が選択されていないワードラインを順々に放電する選択されたワードラインの側からメモリブロックの複数のチャネルをプリチャージするように更に構成される。

添付の図に示される例示的な実施形態を参照して、より詳細な説明を以下に記載する。これらの図は、本開示の例示的な実施形態のみを示しており、したがって、本開示の範囲を限定するものと見なされるべきではないことを理解されたい。本開示は、添付の図面の使用を通じて、追加の特異性及び詳細とともに記載され、説明される。
例示的なメモリデバイスのブロック図である。 例示的な制御回路のブロック図である。 図１Ａのメモリアレイの例示的な二次元構成におけるメモリセルのブロックを示す。 ＮＡＮＤストリングにおける例示的な浮遊ゲートメモリセルの断面図を示す。 ＮＡＮＤストリングにおける例示的な浮遊ゲートメモリセルの断面図を示す。 ＮＡＮＤストリング内の例示的な電荷トラップメモリセルの断面図を示す。 ＮＡＮＤストリング内の例示的な電荷トラップメモリセルの断面図を示す。 図１の感知ブロックＳＢ１の例示的なブロック図を示す。 図１のメモリアレイの例示的な三次元構成におけるブロックのセットの斜視図である。 図６Ａのブロックのうちの１つの一部分の例示的な断面図を示す。 図６Ｂのスタックのメモリホール直径のプロットを示す。 図６Ｂのスタックの領域６２２の拡大図を示す。 図６Ｂのスタックの例示的なワードライン層ＷＬＬ０の上面図である。 図６Ｂのスタックの例示的な上部誘電体層ＤＬ１１６の上面図である。 メモリセル当たり１ビット（ＳＬＣ）にプログラムされた複数のメモリセルの閾値電圧分布プロットである。 メモリセル当たり３ビット（ＴＬＣ）にプログラムされた複数のメモリセルの閾値電圧分布プロットである。 複数のプログラムループを含む例示的なプログラミング動作中に選択されたワードラインに印加される電圧の例示的な波形である。 例示的なプログラムループの一部の間の例示的なメモリデバイスの複数の構成要素の電圧波形を示す。 例示的なプリチャージプロセス中の例示的なストリングの概略図である。 本開示の一態様による例示的なプリチャージプロセス中の例示的なストリングの概略図である。 本発明の例示的な実施形態による検証動作中及び検証動作後のメモリブロック内の複数のワードラインの電圧波形を示す。 本開示の例示的な一実施形態による、検証動作中及び検証動作後のメモリブロック内の複数の構成要素の電圧波形を示す。 本開示の別の例示的な実施形態による、検証動作中及び検証動作後のメモリブロック内の複数の構成要素の電圧波形を示す。 メモリブロックのサブブロックが第１の状態にあるときのプログラミング中のプログラミング方向及びプリチャージ経路を示す。 メモリブロックのサブブロックが第２の状態にあるときのプログラミング中のプログラミング方向及びプリチャージ経路を示す。 メモリブロックのサブブロックが第３の状態にあるときのプログラミング中のプログラミング方向及びプリチャージ経路を示す。 メモリブロックのサブブロックが第４の状態にあるときのプログラミング中のプログラミング方向及びプリチャージ経路を示す。 メモリブロックのサブブロックが第５の状態にあるときのプログラミング中のプログラミング方向及びプリチャージ経路を示す。 メモリブロックのサブブロックが第６の状態にあるときのプログラミング中のプログラミング方向及びプリチャージ経路を示す。 メモリブロック内の３つのサブブロックの状態に基づいて、どのプリチャージオプションを選択するかを識別する表である。 例示的な方法による、サブブロック内の複数のワードラインをプログラムするステップを示すフローチャートである。

本開示によれば、メモリブロックは、互いに独立してプログラム及び消去され得る複数のサブブロックに分割される。選択されたサブブロックのプログラミング中に、メモリブロック内のサブブロックの位置に関係なく、ワードラインは、逆順序プログラミング方向に、すなわちメモリブロックのドレイン側からソース側に順次プログラムされる。各ワードラインのプログラミングは、複数のプログラムループを含み、各プログラムループは、プログラムパルス及び検証動作を有する。各検証動作の終わりに、選択されたワードラインの一方の側の複数の選択されていないワードラインは、選択されたワードラインのすぐ隣のワードラインからメモリブロックのドレイン側又はソース側のいずれかに向かってパス電圧から順次放電し始め、選択されたワードラインのその側のメモリブロックの複数のチャネルから電子を除去する。ワードラインが順次放電し始める選択されたワードラインの側は、メモリデバイスの性能を最適化するために、メモリブロック内の選択されたサブブロックの位置及びメモリデバイスの選択されていないサブブロック（単数又は複数）のプログラミング状態（単数又は複数）のうちの少なくとも１つに基づいて選択される。

図１Ａは、前述のプログラミング技法を実行するように構成された例示的なメモリデバイス１００のブロック図である。メモリデバイス１００は、メモリセルのアレイなどのメモリセルのメモリ構造１２６を有するメモリダイ１０８、制御回路１１０、及び読み出し／書き込み回路１２８を含む。メモリ構造１２６は、行デコーダ１２４を介してワードラインによりアドレス指定可能であり、列デコーダ１３２を介してビットラインによりアドレス指定可能である。読み出し／書き込み回路１２８は、複数の感知ブロックＳＢ１、ＳＢ２、・・・ＳＢｐ（感知回路）を含み、メモリセルのページを並列に読み出すか又はプログラムすることを可能にする。典型的には、コントローラ１２２は、１つ以上のメモリダイ１０８と同じメモリデバイス１００（例えば、リムーバブル記憶カード）に含まれる。コマンド及びデータは、データバス１２０を介してホスト１４０とコントローラ１２２との間で転送され、ライン１１８を介してコントローラと１つ以上のメモリダイ１０８との間で転送される。

メモリ構造１２６は、二次元又は三次元であり得る。メモリ構造１２６は、三次元アレイを含むメモリセルの１つ以上のアレイを含み得る。メモリ構造１２６は、複数のメモリレベルが、介在する基板なしでウェハなどの単一の基板の上方に形成された（かつ、基板内には形成されない）モノリシック三次元メモリ構造を含み得る。メモリ構造１２６は、シリコン基板の上方に配置されたアクティブ領域を有するメモリセルのアレイの１つ以上の物理レベルでモノリシックに形成された任意の種類の不揮発性メモリを含み得る。メモリ構造１２６は、関連する回路が基板の上方又は内部にあるかどうかに関わらず、メモリセルの動作に関連する回路を有する不揮発性メモリデバイスにあり得る。

制御回路１１０は、読み出し／書き込み回路１２８と協働して、メモリ構造１２６でメモリ動作を実行し、ステートマシン１１２、オンチップアドレスデコーダ１１４及び電力制御モジュール１１６を含む。ステートマシン１１２は、メモリ動作のチップレベル制御を提供する。

記憶領域１１３は、例えば、プログラミングパラメータのために提供され得る。プログラミングパラメータとしては、プログラム電圧、プログラム電圧バイアス、メモリセルの位置を示す位置パラメータ、コンタクトラインコネクタの厚さパラメータ、検証電圧などが挙げられ得る。位置パラメータは、ＮＡＮＤストリングのアレイ全体内のメモリセルの位置、特定のＮＡＮＤストリンググループにおけるメモリセルの位置、特定の平面上のメモリセルの位置などを示し得る。コンタクトラインコネクタの厚さパラメータは、コンタクトラインコネクタ、基板、又はコンタクトラインコネクタが構成されている材料などの厚さを示し得る。

オンチップアドレスデコーダ１１４は、ホスト又はメモリコントローラによって使用されるものと、デコーダ１２４及び１３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール１１６は、メモリ動作中にワードライン及びビットラインに供給される電力及び電圧を制御する。これは、ワードライン、ＳＧＳ及びＳＧＤトランジスタ、並びにソースラインのためのドライバを含むことができる。感知ブロックは、１つのアプローチにおいて、ビットラインドライバを含むことができる。ＳＧＳトランジスタは、ＮＡＮＤストリングのソース端での選択ゲートトランジスタであり、ＳＧＤトランジスタは、ＮＡＮＤストリングのドレイン端での選択ゲートトランジスタである。

いくつかの実施形態では、構成要素の一部を組み合わせることができる。様々な設計において、メモリ構造１２６以外の構成要素のうちの１つ以上（単独で又は組み合わせて）は、本明細書で説明される活動を実行するように構成されている少なくとも１つの制御回路と考えることができる。例えば、制御回路は、制御回路１１０、ステートマシン１１２、デコーダ１１４／１３２，電力制御モジュール１１６、感知ブロックＳＢｂ、ＳＢ２、．．．、ＳＢｐ、読み出し／書き込み回路１２８、コントローラ１２２等のうちのいずれか１つ又はそれらの組み合わせを含み得る。

制御回路は、メモリセルの１つのセットに対してプログラム及び検証動作を実行するように構成されたプログラミング回路を含むことができ、メモリセルの１つのセットは、複数のデータ状態の中の１つのデータ状態を表すように割り当てられたメモリセルと、複数のデータ状態間の別のデータ状態を表すように割り当てられたメモリセルと、を含み、プログラム及び検証動作は、複数のプログラム及び検証の反復を含み、それぞれのプログラム及び検証の反復では、プログラミング回路は、１つの選択されたワードラインのプログラミングを実行し、その後、プログラミング回路は、選択されたワードラインに検証信号を適用する。制御回路はまた、１つのデータ状態の検証試験に合格するメモリセルのカウントを取得するように構成されたカウント回路を含み得る。制御回路はまた、カウントが閾値を超える量に基づいて、プログラミング動作が完了したかどうかを判定するように構成された判定回路を含むことができる。

例えば、図１Ｂは、プログラミング回路１５１、カウント回路１５２、及び判定回路１５３を含む例示的な制御回路１５０のブロック図である。

オフチップコントローラ１２２は、プロセッサ１２２ｃ、ＲＯＭ１２２ａ及びＲＡＭ１２２ｂなどの記憶デバイス（メモリ）、並びにエラー訂正コード（error-correction code、ＥＣＣ）エンジン２４５を含み得る。ＥＣＣエンジンは、Ｖｔｈ分布の上部テールが高くなりすぎたときに生じる数々の読み出しエラーを訂正し得る。しかしながら、場合によっては、訂正不可能なエラーが存在し得る。本明細書で提供される技術は、訂正不可能なエラーが発生する可能性を低減する。

記憶デバイス（単数又は複数）１２２ａ、１２２ｂは、命令のセットなどのコードを含み、プロセッサ１２２ｃは、この命令のセットを実行して本明細書に記載される機能を提供するように動作可能である。代替的に又は追加的に、プロセッサ１２２ｃは、１つ以上のワードライン内のメモリセルの予約領域など、メモリ構造１２６の記憶デバイス１２６ａからコードにアクセスし得る。例えば、コードは、プログラミング、読み出し、及び消去動作などのために、メモリ構造１２６にアクセスするために、コントローラ１２２によって使用され得る。コードは、起動コード及び制御コード（例えば、命令のセット）を含み得る。起動コードは、起動又はスタートアッププロセス中にコントローラ１２２を初期化し、コントローラ１２２がメモリ構造１２６にアクセスできるようにするソフトウェアである。コードは、１つ以上のメモリ構造１２６を制御するためにコントローラ１２２によって使用され得る。電源投入されると、プロセッサ１２２ｃは、実行のためにＲＯＭ１２２ａ又は記憶デバイス１２６ａからブートコードをフェッチし、ブートコードはシステム構成要素を初期化し、制御コードをＲＡＭ１２２ｂにロードする。制御コードがＲＡＭ１２２ｂにロードされると、制御コードはプロセッサ１２２ｃによって実行される。制御コードは、メモリの制御及び割り当て、命令の処理の優先順位付け、並びに入力及び出力ポートの制御などの基本タスクを実施するためのドライバを含む。

一般に、制御コードは、以下で更に考察されるフロー図の工程を含む、本明細書に記載される機能を実施する命令を含むことができ、以下で更に考察されるものを含む電圧波形を提供することができる。

一実施形態では、ホストは、本明細書に記載される方法を実施するために、１つ以上のプロセッサと、１つ以上のプロセッサをプログラムするためのプロセッサ可読コード（例えば、ソフトウェア）を記憶する１つ以上のプロセッサ可読記憶デバイス（ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクドライブ、ソリッドステートメモリ）と、を含むコンピューティングデバイス（例えば、ノートブック、デスクトップ、スマートフォン、タブレット、デジタルカメラ）である。ホストはまた、１つ以上のプロセッサと通信する、追加のシステムメモリ、１つ以上の入力／出力インターフェース、及び／又は１つ以上の入力／出力デバイスを含み得る。

ＮＡＮＤフラッシュメモリに加えて、他の種類の不揮発性メモリを使用することもできる。

半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（dynamic random access memory、「ＤＲＡＭ」）、スタティックランダムアクセスメモリ（static random access memory、「ＳＲＡＭ」）デバイス等の揮発性メモリデバイス、抵抗ランダムアクセスメモリ（resistive random access memory、「ＲｅＲＡＭ」）、電気的消去可能プログラム可能読み出し専用メモリ（electrically erasable programmable read only memory、「ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットと見なすこともできる）、強誘電性ランダムアクセスメモリ（ferroelectric random access memory、「ＦＲＡＭ」）、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、「ＭＲＡＭ」）等の不揮発性メモリデバイス及び情報を記憶する能力がある他の半導体素子を含む。これらのタイプのメモリデバイスのそれぞれは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成され得る。

メモリデバイスは、受動素子及び／又は能動素子から、任意の組み合わせで形成されてもよい。非限定的な例として、受動半導体メモリ素子は、ＲｅＲＡＭデバイス素子を含み、これは一部の実施形態では、アンチヒューズ、相変化材料等の抵抗率スイッチング記憶素子、及び任意選択的にダイオード、トランジスタ等のステアリング素子を含む。更に非限定的な例として、能動半導体メモリ素子は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス素子を含み、これは一部の実施形態では、浮遊ゲート、導電性ナノ粒子、電荷蓄積誘電材料等の電荷蓄積領域を含有する素子を含む。

複数のメモリ素子は、複数のメモリ素子が直列に接続されているように、又は複数のメモリ素子のそれぞれが個々にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）内のフラッシュメモリデバイスは、典型的には、直列に接続されたメモリ素子を含む。ＮＡＮＤストリングは、メモリセル及びＳＧトランジスタを含む直列接続トランジスタのセットの例である。

ＮＡＮＤメモリアレイは、ストリングが、単一のビットラインを共有しグループとしてアクセスされる複数のメモリ素子で構成される、複数のメモリストリングからアレイが構成されるように構成され得る。代替的に、メモリ素子は、素子のそれぞれが個々にアクセス可能であるように構成され得、例えば、ＮＯＲメモリ配列であるように構成され得る。ＮＡＮＤ及びＮＯＲメモリ構成は、例であり、メモリ素子は、別法で構成されてもよい。基板内及び／又は基板の上に位置する半導体メモリ素子は、二次元メモリ構造、三次元メモリ構造などの二次元又は三次元で配置され得る。

二次元メモリ構造では、半導体メモリ素子は、単一の平面又は単一のメモリデバイスレベルに配置される。典型的には、二次元メモリ構造では、メモリ素子は、メモリ素子を支持する基板の主表面に実質的に平行に延在する平面（例えば、ｘ－ｙ方向平面）に配置される。基板は、ウェハであり、ウェハの上又はウェハ内にメモリ素子の層が形成されるウェハであってもよく、あるいはメモリ素子が形成された後にメモリ素子に取り付けられるキャリア基板であってもよい。非限定的な例として、基板は、シリコンなどの半導体を含み得る。

メモリ素子は、複数の行及び／又は列などの整列した配列において単一のメモリデバイスレベルに配置され得る。しかしながら、メモリ素子は非規則的又は非直交構成で配列され得る。メモリ素子は各々２つ以上の電極又はビットライン、ワードライン等のコンタクトラインを有し得る。

三次元メモリアレイは、メモリ素子が複数の平面又は複数のメモリデバイスレベルを占有するように配置され、それによって、三次元（すなわち、ｘ、ｙ、及びｚ方向であり、ｚ方向は基板の主表面に実質的に垂直であり、ｘ及びｙ方向は基板の主表面に実質的に平行である）の構造を形成する。

非限定的な例として、三次元メモリ構造は、複数の二次元メモリデバイスレベルの積層体として垂直に配置され得る。別の非限定的な例として、三次元メモリアレイは、それぞれの列が複数のメモリ素子を有する複数の垂直列（例えば、基板の主表面に対して実質的に垂直、すなわちｙ方向に延在する列）として配置され得る。列は、二次元構成、例えば、ｘ－ｙ平面に配置されてもよく、複数の垂直に積層されたメモリ面に素子があるメモリ素子の三次元配置をもたらす。三次元のメモリ素子の他の構成が、三次元メモリアレイを構成することもできる。

非限定的な例として、ＮＡＮＤストリングの三次元アレイでは、メモリ素子は、単一の水平（例えば、ｘ－ｙ）メモリデバイスレベル内にＮＡＮＤストリングを形成するようにまとめて結合され得る。代替的に、メモリ素子は、複数の水平メモリデバイスレベルにわたって横断する垂直なＮＡＮＤストリングを形成するように一緒に結合され得る。いくつかのＮＡＮＤストリングが単一のメモリレベルでメモリ素子を含有し、他のストリングが複数のメモリレベルにわたるメモリ素子を含有する、他の三次元構成を想定することができる。三次元メモリアレイはまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。

典型的には、モノリシック三次元メモリアレイでは、１つ以上のメモリデバイスレベルが単一の基板の上方に形成される。任意選択的に、モノリシック三次元メモリアレイは、単一の基板内に少なくとも部分的に１つ以上のメモリ層も有し得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。モノリシック三次元アレイでは、アレイのそれぞれのメモリデバイスレベルを構成する層は、典型的には、アレイの下方のメモリデバイスレベルの層上に形成される。しかしながら、モノリシック三次元メモリアレイの隣接するメモリデバイスレベルの層は、共有されてもよいか、又はメモリデバイスレベル間に介在する層を有してもよい。

別の観点から、二次元アレイが別個に形成され、次いでまとめてパッケージ化されて、複数のメモリ層を有する非モノリシックメモリデバイスを形成してもよい。例えば、非モノリシックスタックメモリは、メモリレベルを別個の基板上に形成することと、次いで、メモリレベルを互いの上にスタックすることとによって構築され得る。基板は、積層前にメモリデバイスレベルから薄くされるか、又は除去され得るが、メモリデバイスレベルが別個の基板にわたって最初に形成されるため、結果として得られるメモリアレイはモノリシック三次元メモリアレイではない。更に、複数の二次元メモリアレイ又は三次元メモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成され、次いでまとめてパッケージ化されて積層チップメモリデバイスを形成してもよい。

図２は、図１のメモリアレイ１２６の例示的な二次元構成におけるメモリセルのブロック２００、２１０を示す。メモリアレイ１２６は、多くのそのようなブロック２００、２１０を含み得る。それぞれの例示的なブロック２００、２１０は、いくつかのＮＡＮＤストリングと、ブロック間で共有されるそれぞれのビットライン、例えば、ＢＬ０、ＢＬ１、・・・を含む。それぞれのＮＡＮＤストリングは、一端でドレイン側選択ゲート（drain-side select gate、ＳＧＤ）に接続され、ドレイン選択ゲートの制御ゲートは、共通のＳＧＤラインを介して接続される。ＮＡＮＤストリングは、それらの他端でソース側選択ゲート（source-side select gate、ＳＧＳ）に接続され、次に、共通のソースライン２２０に接続される。１１２本のワードライン、例えばＷＬ０～ＷＬ１１１は、ＳＧＳとＳＧＤとの間に延在する。いくつかの実施形態では、メモリブロックは、１１２本より多い又は少ないワードラインを含んでもよい。例えば、いくつかの実施形態では、メモリブロックは、１６４本のワードラインを含む。場合によっては、ユーザデータを含まないダミーワードラインも、選択ゲートトランジスタに隣接するメモリアレイに使用され得る。そのようなダミーワードラインは、エッジデータワードラインを特定のエッジ効果から遮蔽し得る。

メモリアレイに提供され得る不揮発性メモリの１つのタイプは、図３Ａ及び図３Ｂに示されるタイプのような浮遊ゲートメモリである。しかしながら、他のタイプの不揮発性メモリを使用することもできる。以下で更に詳細に考察されるように、図４Ａ及び図４Ｂに示される別の実施例では、電荷トラップメモリセルは、導電性浮遊ゲートの代わりに非導電性誘電体材料を使用して、不揮発的に電荷を蓄積する。酸化ケイ素、窒化ケイ素、及び酸化ケイ素（「ＯＮＯ」）から形成された三層誘電体は、導電性制御ゲートとメモリセルチャネルの上の半導電性基板の表面との間に挟まれる。セルは、セルチャネルから窒化物に電子を注入することによってプログラムされ、それらの電子は補足され、限られた領域に蓄積される。次いで、この蓄積電荷は、検出可能な方法で、セルのチャネルの一部分の閾値電圧を変化させる。セルは、ホットホールを窒化物に注入することによって消去される。同様のセルは、ドープポリシリコンゲートがメモリセルチャネルの一部分上に延在して別個の選択トランジスタを形成するスプリットゲート構成で提供され得る。

別のアプローチでは、ＮＲＯＭセルが使用される。例えば、２ビットがそれぞれのＮＲＯＭセルに記憶され、ＯＮＯ誘電体層は、ソース拡散とドレイン拡散との間のチャネルを横切って延在する。一方のデータビットの電荷は、ドレインに隣接する誘電体層に局在し、他方のデータビットの電荷は、ソースに隣接する誘電体層に局在する。多状態のデータ記憶は、絶縁体内の空間的に分離された電荷蓄積領域のバイナリ状態を別々に読み出すことによって取得される。他のタイプの不揮発性メモリも既知である。

図３Ａは、ＮＡＮＤストリングにおける例示的な浮遊ゲートメモリセル３００、３１０、３２０の断面図を示す。この図では、ビットライン又はＮＡＮＤストリング方向はページに入り、ワードライン方向は左から右に進む。一例として、ワードライン３２４は、対応のチャネル領域３０６、３１６、及び３２６を含むＮＡＮＤストリングを横切って延在する。メモリセル３００は、制御ゲート３０２、浮遊ゲート３０４、トンネル酸化物層３０５、及びチャネル領域３０６を含む。メモリセル３１０は、制御ゲート３１２、浮遊ゲート３１４、トンネル酸化物層３１５、及びチャネル領域３１６を含む。メモリセル３２０は、制御ゲート３２２、浮遊ゲート３２１、トンネル酸化物層３２５、及びチャネル領域３２６を含む。それぞれのメモリセル３００、３１０、３２０は、異なる対応のＮＡＮＤストリング内にある。インターポリ誘電体（inter-poly dielectric、ＩＰＤ）層３２８も示されている。制御ゲート３０２、３１２、３２２は、ワードラインの部分である。コンタクトラインコネクタ３２９に沿った断面図を図３Ｂに示す。

制御ゲート３０２、３１２、３２２は、浮遊ゲート３０４、３１４、３２１を包み込み、制御ゲート３０２、３１２、３２２と浮遊ゲート３０４、３１４、３２１との間の表面接触領域を増加させる。これにより、ＩＰＤ静電容量が高くなり、より高い結合比につながり、プログラミング及び消去を容易にする。しかしながら、ＮＡＮＤメモリデバイスが縮小されると、隣接するセル３００、３１０、３２０間の間隔はより小さくなるため、２つの隣接する浮動ゲート３０２、３１２、３２２間に制御ゲート３０２、３１２、３２２及びＩＰＤ層３２８のための空間はほとんどない。

代替として、図４Ａ及び図４Ｂに示されるように、制御ゲート４０２、４１２、４２２が平坦又は平面である平坦又は平面メモリセル４００、４１０、４２０が開発された。すなわち、制御ゲートはフローティングゲートを包み込まず、電荷蓄積層４２８とのその接触は、その上方からのみである。この場合、高い浮遊ゲートを有することに利点はない。代わりに、浮遊ゲートはかなり薄くなる。更に、浮遊ゲートを使用して、電荷を蓄積することができ、又は薄い電荷トラップ層を使用して、電荷をトラップすることができる。このアプローチは、プログラミング中にトンネル酸化物を通るトンネリング後に電子が浮遊ゲートを通って移動し得る、電子の弾道性伝導の問題を回避することができる。

図４Ａは、ＮＡＮＤストリングにおける例示的な電荷トラップメモリセル４００、４１０、４２０の断面図を示す。図は、図１のメモリセルアレイ１２６内のメモリセル４００、４１０、４２０の二次元例として、平坦制御ゲート及び電荷トラップ領域を含むメモリセル４００、４１０、４２０のワードライン方向にある。電荷トラップメモリは、ＮＯＲ及びＮＡＮＤフラッシュメモリデバイスで使用され得る。この技術は、電子を蓄積するためにドープ多結晶シリコンなどの導体を使用する浮遊ゲートＭＯＳＦＥＴ技術とは対照的に、電子を蓄積するためにＳｉＮフィルムなどの絶縁体を使用する。一例として、ワードライン４２４は、対応のチャネル領域４０６、４１６、４２６を含むＮＡＮＤストリングを横切って延在する。ワードラインの部分は、制御ゲート４０２、４１２、４２２を提供する。ワードラインの下は、ＩＰＤ層４２８、電荷トラップ層４０４、４１４、４２１、ポリシリコン層４０５、４１５、４２５、及びトンネル層４０９、４０７、４０８がある。それぞれの電荷トラップ層４０４、４１４、４２１は、対応のＮＡＮＤストリング内で連続的に延在する。制御ゲートの平坦な構成は、浮遊ゲートより薄くすることができる。加えて、メモリセルを互いに近づけることができる。

図４Ｂは、コンタクトラインコネクタ４２９に沿った図４Ａの構造の断面図を示す。ＮＡＮＤストリング４３０は、ＳＧＳトランジスタ４３１、例示的なメモリセル４００、４３３、・・・４３５、及びＳＧＤトランジスタ４３６を含む。ＳＧＳ及びＳＧＤトランジスタ４３１、４３６内のＩＰＤ層４２８内の通路は、制御ゲート層４０２及び浮遊ゲート層が通信することを可能にする。例えば、制御ゲート４０２及び浮遊ゲート層は、ポリシリコンであってもよく、トンネル酸化物層は、酸化ケイ素であってもよい。ＩＰＤ層４２８は、Ｎ－Ｏ－Ｎ－Ｏ－Ｎ構成のように、窒化物（Ｎ）及び酸化物（Ｏ）のスタックであり得る。

ＮＡＮＤストリングは、ｐ型基板領域４５５、ｎ型ウェル４５６、及びｐ型ウェル４５７を含む基板上に形成されてもよい。Ｎ型ソース／ドレイン拡散領域ｓｄ１、ｓｄ２、ｓｄ３、ｓｄ４、ｓｄ５、ｓｄ６、及びｓｄ７は、ｐ型ウェル内に形成される。チャネル電圧Ｖｃｈは、基板のチャネル領域に直接適用されてもよい。

図５は、図１の感知ブロックＳＢ１の例示的なブロック図を示す。１つのアプローチでは、感知ブロックは複数の感知回路を含む。それぞれの感知回路は、データラッチに関連付けられる。例えば、例示的な感知回路５５０ａ、５５１ａ、５５２ａ、及び５５３ａは、それぞれデータラッチ５５０ｂ、５５１ｂ、５５２ｂ、及び５５３ｂに関連付けられる。１つのアプローチでは、ビットラインの異なるサブセットは、異なる対応の感知ブロックを使用して感知され得る。これにより、感知回路に関連付けられた処理負荷を分割し、それぞれの感知ブロック内の対応のプロセッサによって処理することが可能になる。例えば、ＳＢ１の感知回路コントローラ５６０は、感知回路及びラッチのセットと通信し得る。感知回路コントローラ５６０は、プリチャージ電圧を設定するためのそれぞれの感知回路に電圧を提供する、プリチャージ回路５６１を含んでもよい。１つの可能なアプローチでは、例えば、データバス及びローカルバスを介して、それぞれの感知回路に電圧が独立して提供される。別の可能なアプローチでは、共通の電圧が、それぞれの感知回路に同時に提供される。感知回路コントローラ５６０はまた、プリチャージ回路５６１、メモリ５６２、及びプロセッサ５６３を含み得る。メモリ５６２は、本明細書に記載の機能を実行するようにプロセッサによって実行可能なコードを記憶し得る。これらの機能は、感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａに関連付けられたラッチ５５０ｂ、５５１ｂ、５５２ｂ、５５３ｂを読み出し、ラッチ内のビット値を設定し、感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａの感知ノードにプリチャージレベルを設定するための電圧を提供することを含み得る。感知回路コントローラ５６０及び感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａの更なる例示的な詳細を以下に示す。

いくつかの実施形態では、メモリセルは、フラグビットを記憶するラッチのセットを含むフラグレジスタを含み得る。いくつかの実施形態では、フラグレジスタの量は、データ状態の量に対応し得る。いくつかの実施形態では、１つ以上のフラグレジスタを使用して、メモリセルを検証するときに使用される検証技術のタイプを制御し得る。いくつかの実施形態では、フラグビットの出力は、特定のセルのブロックが選択されるように、デバイスの関連付けられたロジック、例えば、アドレス復号化回路を修正し得る。バルク動作（例えば、消去動作など）は、フラグレジスタに設定されたフラグを使用するか、又は暗黙アドレッシングなどでフラグレジスタとアドレスレジスタとの組み合わせを使用するか、又は代替的にアドレスレジスタのみを用いたストレートアドレッシングによって実行され得る。

図６Ａは、図１のメモリアレイ１２６の例示的な三次元構成におけるブロックのセット６００の斜視図である。基板上には、メモリセル（記憶素子）のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３、並びにブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３によって使用される回路を有する周辺領域６０４がある。例えば、回路は、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３の制御ゲート層に接続され得る電圧ドライバ６０５を含み得る。１つのアプローチでは、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３内の共通の高さの制御ゲート層が一般的に駆動される。基板６０１はまた、回路の信号を搬送するために導電路内でパターン化された１つ以上の下部金属層とともに、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３の下に回路を搬送し得る。ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、メモリデバイスの中間領域６０２に形成される。メモリデバイスの上部領域６０３において、１つ以上の上部金属層は、回路の信号を搬送するために導電路内でパターン化される。それぞれのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、メモリセルのスタック領域を含み、スタックの交互レベルはワードラインを表す。１つの可能なアプローチでは、それぞれのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、垂直接点が上方金属層まで上方に延在して導電路への接続を形成する、対向する階層側面を有する。４つのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３が例として示されているが、ｘ方向及び／又はｙ方向に延在する２つ以上のブロックを使用することができる。

１つの可能なアプローチでは、ｘ方向の平面の長さは、ワードラインへの信号経路が１つ以上の上部金属層に延在する方向（ワードライン又はＳＧＤライン方向）を表し、また、ｙ方向の平面の幅は、ビットラインへの信号経路が１つ以上の上部金属層内に延在する方向（ビットライン方向）を表す。Ｚ方向は、メモリデバイスの高さを表す。

図６Ｂは、図６ＡのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３のうちの１つの一部分の例示的な断面図を示す。ブロックは、交互の導電層及び誘電体層のスタック６１０を含む。この例では、導電層は、データワードライン層（又はワードライン）ＷＬ０～ＷＬ１１１に加えて、２のＳＧＤ層、２つのＳＧＳ層、及び４つのダミーワードライン層ＤＷＬＤ０、ＤＷＬＤ１、ＤＷＬＳ０、及びＤＷＬＳ１を含む。誘電体層をＤＬ０～ＤＬ１１６とラベル付けする。更に、ＮＡＮＤストリングＮＳ１及びＮＳ２を含むスタック６１０の領域が示されている。それぞれのＮＡＮＤストリングは、ワードラインに隣接するメモリセルを形成する材料で充填されたメモリホール６１８、６１９を包含する。スタック６１０の領域６２２は、図６Ｄにより詳細に示されており、以下で更に詳細に考察される。

スタック６１０は、基板６１１と、基板６１１上の絶縁フィルム６１２と、ソースラインＳＬの一部分とを含む。ＮＳ１は、スタックの底部６１４にソース端６１３を有し、スタック６１０の上部６１６にドレイン端６１５を有する。コンタクトラインコネクタ（例えば、金属充填スリットなどのスリット）６１７、６２０は、ソースラインをスタック６１０の上方にある特定のコンタクトラインに接続するように、スタック６１０を通って延在する相互接続として、スタック６１０にわたって周期的に設けられてもよい。コンタクトラインコネクタ６１７、６２０は、ワードラインの形成中に使用され、続いて金属で充填されてもよい。ビットラインＢＬ０の一部分も示されている。導電ビア６２１は、ドレイン端６１５をＢＬ０に接続する。

図６Ｃは、図６Ｂのスタックのメモリホール直径のプロットを示す。垂直軸は、図６Ｂのスタックと整列し、メモリホール６１８及び６１９の幅（ｗＭＨ）、例えば直径を示す。図６Ａのワードライン層ＷＬ０～ＷＬ１１１は、一例として繰り返され、スタック内の対応の高さｚ０～ｚ１１１にある。そのようなメモリデバイスでは、スタックを介してエッチングされるメモリホールは、非常に高いアスペクト比を有する。例えば、約２５～３０の深さ対直径比が一般的である。メモリホールは、円形断面を有してもよい。エッチングプロセスにより、メモリホール幅は、ホールの長さに沿って変化し得る。典型的には、直径は、メモリホールの上部から底部へと徐々に小さくなる。すなわち、メモリホールは、テーパ状であり、スタックの底部で狭くなる。場合によっては、選択ゲートの近くのホールの上部にわずかな狭まりが生じ、それにより、直径は、メモリホールの上部から底部までわずかに幅広になってから徐々に小さくなる。

メモリホールの幅の不均一性により、メモリセルのプログラム傾斜及び消去速度を含むプログラミング速度は、メモリホールに沿ったそれらの位置に基づいて、例えば、スタック内のそれらの高さに基づいて変化し得る。メモリホールの直径が小さいほど、トンネル酸化物を横切る電場は比較的強くなるため、プログラミング及び消去速度は比較的高くなる。１つのアプローチは、メモリホール直径が同様である、例えば、規定の直径範囲内にある、隣接するワードラインのグループを定義することであり、グループ内のワードラインごとに最適化された検証スキームを適用することである。異なるグループは、最適化された異なる検証スキームを有し得る。

図６Ｄは、図６Ｂのスタック６１０の領域６２２の拡大図を示す。メモリセルは、スタックの異なるレベルでワードライン層とメモリホールとの交点に形成される。この例では、ＳＧＤトランジスタ６８０、６８１は、ダミーメモリセル６８２、６８３、及びデータメモリセルＭＣの上に提供される。いくつかの層は、例えば、原子層堆積を使用して、メモリホール６３０の側壁（sidewall、ＳＷ）に沿って、及び／又はそれぞれのワードライン層内に堆積され得る。例えば、それぞれの列（例えば、メモリホール６３０内の材料によって形成されるピラー）は、ＳｉＮ又は他の窒化物などの電荷トラップ層又はフィルム６６３、トンネル層６６４、ポリシリコン本体又はチャネル６６５、及び誘電体コア６６６を含み得る。ワードライン層は、制御ゲートとして遮断酸化物／遮断高ｋ材料６６０、金属障壁６６１、及びタングステンなどの導電性金属６６２を含み得る。例えば、制御ゲート６９０、６９１、６９２、６９３、及び６９４が提供される。この実施例では、金属を除く全ての層が、メモリホール６３０内に提供される。他のアプローチでは、層のいくつかは制御ゲート層内にあり得る。追加のピラーは、異なるメモリホール内に同様に形成される。ピラーは、ＮＡＮＤストリングの柱状活性領域（active area、ＡＡ）を形成することができる。

メモリセルがプログラムされるとき、電子は、メモリセルに関連する電荷トラップ層の一部に蓄積される。これらの電子は、チャネルからトンネル層を通って電荷トラップ層に引き込まれる。メモリセルのＶｔｈは、蓄積電荷量に比例して増加する。消去動作中、電子はチャネルに戻る。

メモリホール６３０のそれぞれは、遮断酸化物層、電荷トラップ層６６３、トンネリング層６６４、及びチャネル層を含む複数の環状層で充填され得る。メモリホール６３０のそれぞれのコア領域は、本体材料で充填され、複数の環状層は、メモリホール６３０のそれぞれのコア領域とワードラインとの間にある。

ＮＡＮＤストリングは、チャネルの長さが基板上に形成されないため、浮遊体チャネルを有すると見なすことができる。更に、ＮＡＮＤストリングは、スタック内で互いに上方に複数のワードライン層によって提供され、誘電体層によって互いに分離される。

図７Ａは、図６Ｂのスタック６１０の例示的なワードライン層ＷＬ０の上面図を示す。前述のように、三次元メモリデバイスは、交互の導電層及び誘電体層のスタックを含むことができる。導電層は、ＳＧトランジスタ及びメモリセルの制御ゲートを提供する。ＳＧトランジスタに使用される層はＳＧ層であり、メモリセルに使用される層はワードライン層である。更に、メモリホールはスタック内に形成され、電荷トラップ材料及びチャネル材料で充填される。これにより、垂直ＮＡＮＤストリングが形成される。ソースラインは、スタックの下方のＮＡＮＤストリングに接続され、ビットラインは、スタックの上方のＮＡＮＤストリングに接続される。

以下で更に詳細に説明するように、三次元メモリデバイス内のブロックＢＬＫはサブブロックに分割することができ、各サブブロックは、共通のＳＧＤ制御ラインを有するＮＡＮＤストリンググループを含む。例えば、サブブロックＳＢａ、ＳＢｂ、ＳＢｃ及びＳＢｄ内のＳＧＤライン／制御ゲートＳＧＤ０、ＳＧＤ１、ＳＧＤ２及びＳＧＤ３をそれぞれ参照されたい。更に、ブロック内のワードライン層を領域に分割することができる。各領域は、それぞれのサブブロック内にあり、メモリデバイスの製造プロセス中にワードライン層を処理するために、スタック内に周期的に形成されたコンタクトラインコネクタ（例えばスリット）間に延在することができる。この処理は、ワードライン層の犠牲材料を金属で置き換えることを含み得る。一般に、コンタクトラインコネクタ間の距離は、エッチング剤が横方向に移動して犠牲材料を除去でき、金属が移動して犠牲材料の除去によって作成されるボイドを充填する距離の限界を考慮して、比較的小さくする必要がある。例えば、コンタクトラインコネクタ間の距離は、隣接するコンタクトラインコネクタ間のメモリホールのいくつかの行を可能にし得る。メモリホール及びコンタクトラインコネクタのレイアウトはまた、各ビットラインが異なるメモリセルに接続されている間に、領域にわたって延在することができるビットラインの数の限界を考慮しなければならない。ワードライン層を処理した後、コンタクトラインコネクタは、任意選択的に金属で充填されて、スタックを介して相互接続を提供することができる。

この例では、隣接するコンタクトラインコネクタ間には、４行のメモリホールが存在する。ここでの行は、ｘ方向に整列されたメモリホールのグループである。更に、メモリホールの行は、メモリホールの密度を増加させるために千鳥状パターンである。ワードライン層又はワードラインは、領域ＷＬ０ａ、ＷＬ０ｂ、ＷＬ０ｃ、及びＷＬ０ｄに分割され、各々がコンタクトライン７１３によって接続される。ブロック内のワードライン層の最後の領域は、１つのアプローチにおいて、次のブロック内のワードライン層の第１の領域に接続され得る。コンタクトライン７１３は、次に、ワードライン層のための電圧ドライバに接続される。領域ＷＬ０ａは、コンタクトライン７１２に沿った例示的なメモリホール７１０、７１１を有する。領域ＷＬ０ｂは、例示的なメモリホール７１４、７１５を有する。領域ＷＬ０ｃは、例示的なメモリホール７１６、７１７を有する。領域ＷＬ０ｄは、例示的なメモリホール７１８、７１９を有する。メモリホールは図７Ｂにも示されている。各メモリホールは、それぞれのＮＡＮＤストリングの一部とすることができる。例えば、メモリホール７１０、７１４、７１６、及び７１８は、それぞれＮＡＮＤストリングＮＳ０＿ＳＢａ、ＮＳ１＿ＳＢｂ、ＮＳ２＿ＳＢｃ、ＮＳ３＿ＳＢｄ、及びＮＳ４＿ＳＢｅの一部であり得る。

各円は、ワードライン層又はＳＧ層におけるメモリホールの断面を表す。破線で示される各円は、メモリホール内の材料によって、及び隣接するワードライン層によって提供されるメモリセルを表す。例えば、メモリセル７２０、７２１はＷＬ０ａ内にあり、メモリセル７２４、７２５はＷＬ０ｂ内にあり、メモリセル７２６、７２７はＷＬ０ｃ内にあり、メモリセル７２８、７２９はＷＬ０ｄ内にある。これらのメモリセルは、スタックにおいて共通の高さにある。

コンタクトラインコネクタ（例えば、金属充填スリットなどのスリット）７０１、７０２、７０３、７０４は、領域ＷＬ０ａ～ＷＬ０ｄのエッジの間及びそれに隣接して配置され得る。コンタクトラインコネクタ７０１、７０２、７０３、７０４は、スタックの底部からスタックの頂部までの導電路を提供する。例えば、スタックの底部のソースラインは、スタックの上方の導電ラインに接続されてもよく、導電ラインは、メモリデバイスの周辺領域内の電圧ドライバに接続される。

図７Ｂは、図６Ｂのスタックの例示的な上部誘電体層ＤＬ１１６の上面図を示す。誘電体層は、領域ＤＬ１１６ａ、ＤＬ１１６ｂ、ＤＬ１１６ｃ及びＤＬ１１６ｄに分割される。各領域は、それぞれの電圧ドライバに接続することができる。これにより、ワードライン層の１つの領域内のメモリセルのセットが同時にプログラムされることを可能にし、各メモリセルは、対応するビットラインに接続されたそれぞれのＮＡＮＤストリング内にある。各ビットラインに電圧を設定して、各プログラム電圧の間のプログラミングを許可又は禁止することができる。

領域ＤＬ１１６ａは、ビットラインＢＬ０と一致するコンタクトライン７１２に沿った例示的なメモリホール７１０、７１１を有する。「Ｘ」記号で示されているように、多数のビットラインがメモリホールの上方に延在し、メモリホールに接続される。ＢＬ０は、メモリホール７１１、７１５、７１７、７１９を含むメモリホールのセットに接続される。別の例示的なビットラインＢＬ１は、メモリホール７１０、７１４、７１６及び７１８を含むメモリホールのセットに接続される。図７Ａからのコンタクトラインコネクタ（例えば、金属充填スリットなどのスリット）７０１、７０２、７０３、７０４もまた、スタックを通って垂直に延びるように示されている。ビットラインは、ｘ方向にＤＬ１１６層にわたってシーケンスＢＬ０～ＢＬ２３で番号付けされ得る。

異なる行のメモリセルには、異なるビットラインのサブセットが接続される。例えば、ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２、ＢＬ１６、ＢＬ２０は、各領域の右縁部のセルの第１の行内のメモリセルに接続される。ＢＬ２、ＢＬ６、ＢＬ１０、ＢＬ１４、ＢＬ１８、ＢＬ２２は、右縁部の第１の行に隣接して、隣接するセルの行内のメモリセルに接続される。ＢＬ３、ＢＬ７、ＢＬ１１、ＢＬ１５、ＢＬ１９、ＢＬ２３は、各領域の左縁部のセルの第１の行内のメモリセルに接続される。ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ１３、ＢＬ１７、ＢＬ２１は、左縁部の第１の行に隣接して、隣接するメモリセルの行内のメモリセルに接続される。

メモリブロックのメモリセルは、それぞれの閾値電圧Ｖｔに関連付けられた複数のデータ状態において１つ以上のビットのデータを記憶するようにプログラムされ得る。例えば、図８は、１ビット／メモリセル（ＳＬＣ）記憶方式に従ってプログラムされたメモリセル群の閾値電圧Ｖｔ分布を示す。ＳＬＣ記憶方式では、消去状態（erased state、Ｅｒ）及び単一のプログラムされたデータ状態（Ｓ１）を含む、２つの合計データ状態がある。図９は、消去状態（Ｅｒ）及び７つのプログラムされたデータ状態（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、及びＳ７）を含む８つの合計データ状態を含む、３ビット／セル（ＴＬＣ）記憶方式の閾値電圧Ｖｔ分布を示す。各プログラムされたデータ状態（Ｓ１～Ｓ７）は、それぞれの検証電圧（Ｖｖ１～Ｖｖ７）に関連付けられ、プログラミングされるメモリセルが意図されたデータ状態の閾値電圧Ｖｔに到達したかどうかを検証するために、プログラミング動作の検証部分の間に使用される。図示されているように、それぞれのデータ状態の検証電圧（Ｖｖ１～Ｖｖ７）は、最初のデータ状態Ｓ１から最後のデータ状態Ｓ７に向かって次第に高くなる。４つのデータ状態を有するセル当たり２ビット（ＭＬＣ）、１６個のデータ状態を有するセル当たり４ビット（ＱＬＣ）、又は３２個のデータ状態を有するセル当たり５ビット（ＰＬＣ）など、他の記憶方式も利用可能である。

プログラミング動作は、選択されたワードラインのメモリセルが消去されたデータ状態にある状態で開始する。次に、少なくとも１つのプログラムループにおいて、選択されたワードラインの制御ゲートにプログラミング電圧ＶＰＧＭが印加される。選択されたワードラインのメモリセルに結合されたビットラインは、電子がそれに結合されたメモリセルの電荷トラップ材料に移動することができ、それによってそれらのメモリセルの閾値電圧Ｖｔを上昇させるように、低電圧のままにすることができる。あるいは、ビットラインを高い禁止電圧に保持して、ビットラインに結合されたチャネルの電圧を上昇させ、ビットラインに結合されたメモリセルの電荷トラップ材料への電子の移動を防止することによってメモリセルのプログラミングを禁止することができる。

（図８に示される）ＳＬＣへのプログラミングは、典型的には、プログラミング電圧ＶＰＧＭＳＬＣにおける単一のプログラミングパルスのみを含むが、ＭＬＣ、ＴＬＣ、又はＱＬＣへのプログラミングは、典型的には、複数のプログラムループにおいて印加される複数のプログラミングパルスを含む。図１０は、選択されたワードラインのメモリセルをメモリセル当たりより多くのビット数（例えば、ＴＬＣ又はＱＬＣ）にプログラムするための例示的なメモリセルプログラミング動作中に選択されたワードラインに印加される電圧の波形１０００を示す。図示されるように、各プログラムループは、特定のプログラムループにおいてどのデータ状態がプログラムされているかに応じて、プログラミングパルスＶＰＧＭ及び１つ以上の検証パルスを含む。簡単にするために、各パルスについて方形波形が示されている。しかしながら、マルチレベル形状又は傾斜形状などの他の形状も可能である。

この例のパルス列では、増分ステップパルスプログラミング（Incremental Step Pulse Programming、ＩＳＰＰ）が使用され、これは、ワードラインのプログラミングが完了するまで、連続する各プログラムループにおいて、ＶＰＧＭパルス振幅がステップアップする、すなわち増加することを意味する。言い換えれば、パルス列は、固定ステップサイズ（ｄＶＰＧＭ）を使用して各プログラムループで振幅が段階的に増加するＶＰＧＭパルスを含む。新しいパルス列は、初期ＶＰＧＭパルスレベルＶＰＧＭＵで始まり、最大許容レベルを超えない最終ＶＰＧＭパルスレベルで終了する。パルス列１０００は、不揮発性メモリセルのセットを含む選択されたワードラインに印加される一連のＶＰＧＭパルス１００１～１０１５を含む。一例として、所与のプログラムループにおいて検証されているターゲットデータ状態に基づいて、各ＶＰＧＭパルスの後に１つ以上の検証電圧パルス１０１６～１０２９が提供される。検証電圧は、電圧Ｖｖ１～Ｖｖ７（図９に示す）に対応する。検証電圧の印加と同時に、検知動作は、選択されたワードラインのメモリセルを通る電流を検知することによって、選択されたワードラインにおける特定のメモリセルが、関連付けられた検証電圧を上回るＶｔを有するかどうかを判定することができる。電流が比較的高い場合、これは、メモリセルが導電状態にあり、その閾値電圧Ｖｔが、その瞬間に選択されたワードラインに印加されている検証電圧未満であることを示す。電流が比較的低い場合、これは、メモリセルが非導電状態にあり、その閾値電圧Ｖｔが、その瞬間に印加されている検証電圧より高いことを示す。メモリセルが検証に合格した場合、そのメモリセルのプログラミングは、残りの全てのプログラミングループに対して禁止される。プログラミングは、全てのメモリセルがそれらの意図されたデータ状態についての検証に合格するまで（この場合、プログラミングは成功する）、又は所定の最大プログラムループ数を超えるまで（この場合、プログラミングは失敗する）進行する。

図２に戻って参照すると、メモリブロックのワードラインは、２つの異なる反対方向に進むことができる連続的な順序又はプログラミングシーケンスでプログラムされる。矢印２２２で示される１つの方向は、通常順序プログラミング（normal order programming、ＮＯＰ）方向であり、それによって、ワードラインは、メモリブロックのソース側から開始してメモリブロックのドレイン側に向かって進み、メモリブロックの一端から他端に順番にプログラムされる。他の方向は、逆順序プログラミング（reverse order programming、ＲＯＰ）方向であり、これは矢印２２４で示される。ＲＯＰプログラミングシーケンスでは、プログラミングはメモリブロックのドレイン側から始まり、ソース側に向かって順次進行する。

いくつかのメモリブロックでは、そこに記憶されたデータがもはや必要とされないとき、新しいデータがメモリセルにプログラムされ得る前に、そのメモリブロック内のメモリセルの全てが最初に一緒に消去されなければならない。これは、メモリブロック内のワードラインの数が増加するにつれて厄介になり、したがって、いくつかのメモリデバイスでは、メモリブロックは２つ以上のサブブロックに細分される。例えば、図１７Ａ～図１７Ｅ及び図１８の実施形態（以下で更に詳細に説明する）では、メモリブロックは、２つのサブブロック、すなわち下位サブブロックＳＢ０及び上位サブブロックＳＢ１に分割されている。例示的な実施形態では、隣接するサブブロックＳＢ０、ＳＢ１は、データを含まない複数のダミーワードラインからなる接合部によって互いに分離される。下位及び上位サブブロックＳＢ０、ＳＢ１は、互いに独立してプログラム及び消去が可能である。いくつかの実施形態では、メモリブロックは、２つより多くのサブブロック、すなわち、３つ以上のサブブロックに分割され得る。

各プログラミングパルスの前に、プログラムされるメモリセルを含むチャネルは、チャネルを開くメモリブロック内の全てのワードラインに小さい電圧を印加することによって、プリチャージ又はブーストされ得る。図１１は、１つのプログラムループのプログラム検証動作及び後続のループのプリチャージ動作中にメモリブロックの様々な構成要素に印加される電圧を示す。図示のように、この例における検証動作の終了時に、全てのワードライン（選択されたワードライン及び選択されていないワードラインの両方）の制御ゲートに印加される電圧は、同時にランプダウンする。次に、プリチャージ動作の間、プリチャージ電圧ＶＣＨＰＣＨが、選択されたワードライン及び選択されていないワードラインの両方を含むメモリブロックの全てのワードラインの制御ゲートに印加される。同時に、より大きなＣＥＬＳＲＣ電圧（いくつかの実施形態では約２ボルト）がソースラインに印加されて、チャネルを洗浄し、チャネルをほぼＣＥＬＳＲＣ電圧レベルに充電する。チャネルをプリチャージすることは、後続のプログラミングループ中に禁止されているメモリセルにおけるプログラムディスターブ（意図しないプログラミング）の発生を軽減する。

プリチャージ問題は、メモリブロックがサブブロックモードで動作しているとき、及び同じメモリブロックの選択されていないサブブロックのワードラインがすでにプログラムされているときに存在し得る。この問題は、選択されていないサブブロックのメモリセルが、ＴＬＣ又はＱＬＣなどのメモリセルプログラム方式ごとに３ビット以上にプログラムされる場合に特に問題となる。図１２に示すように、そのような場合、選択されていないサブブロック内のいくつかのチャネル、特に、高データ状態、例えば、ＴＬＣの場合のＳ７データ状態にプログラムされたメモリセルを含むチャネルをプリチャージすることは困難であり得る。これは、メモリセルがプリチャージ電圧ＶＣＨＰＣＨによって「オン」にされないように、Ｓ７データ状態の検証電圧Ｖｖ７がプリチャージ電圧ＶＣＨＰＣＨより大きい場合があるためである。例えば、図１３は、下位サブブロックＳＢ０及び上位サブブロックＳＢ１の２つのサブブロックを含むメモリブロック内の単一ストリングに適用されるプリチャージ動作を概略的に示す。この図では、上位サブブロックＳＢ１のワードラインがプログラムされており、下位サブブロックＳＢ０は既に完全にプログラムされている。プリチャージ電圧ＶＣＨＰＣＨは、メモリブロック内の全てのワードラインに印加される。図示するように、下位サブブロックＳＢ０内のメモリセルのうちの１つは、プリチャージ電圧ＶＣＨＰＣＨによってオンされない。したがって、下位サブブロックＳＢ０の下のソースラインからのセルソース電圧は、Ｓ７データ状態のメモリセルを通過して選択されたワードラインに到達することができない。更に、選択されていないワードラインがプログラム検証動作中にパス電圧ＶＲＥＡＤからランプダウンすると（図１１参照）、電圧がメモリセルの検証電圧（例えば、Ｓ７データ状態のメモリセルではＶｖ７）未満に降下すると、そのメモリセルは「オフ」にされて電流を導通させることができず、それによってチャネルの残りの部分を負電圧で浮遊させたままにする。選択されていないサブブロック内のメモリセルがＳ７データ状態にあり、プリチャージ電圧ＶＣＨＰＣＨによってオンにされないためにプリチャージ動作が機能しない場合、この負電圧は次のプログラミングパルスまで持続する。訂正されない場合、禁止ビットライン電圧は、プログラミングが望ましくないメモリセルにおけるプログラミングを防止するのに十分でない可能性があり、プログラムディスターブが発生し、それによって、プログラムされるデータの品質が損なわれる。

２つのサブブロックを有するサブブロックモードで動作しているメモリブロックにおいてプログラムディスターブが発生することを防止する１つの手法は、下位サブブロックＳＢ０を、ＲＯＰ方向を使用して、メモリブロックのソース側からプリチャージしてプログラムし、上位サブブロックＳＢ１を、ＮＯＰ方向を使用して、メモリブロックのドレイン側からプリチャージしてプログラムすることである。すると、選択されていないサブブロック内のプログラムされたメモリセルによってプリチャージ電圧を遮断することができない。しかしながら、この戦略は、上位サブブロックＳＢ１においてプログラムするときに隣接ワードライン干渉（ＮＷＩ）の増加をもたらす可能性があり、また、外側サブブロックがすでにプログラムされている場合、３つ以上のサブブロックに分割されたメモリブロック内の１つ以上の中間サブブロックをプログラムするときに有効でない可能性がある。

本開示の一態様は、プログラムディスターブ及びＮＷＩからの影響を最小限に抑えながら、メモリブロック内の全てのサブブロックがＲＯＰ方向にプログラムされることを可能にするプログラミング技法に関する。この目的は、プログラムされている選択されたワードラインの一方の側の特定のワードラインを、異なる時間における検証動作の終了時にパス電圧ＶＲＥＡＤからランプダウン又は放電することによって達成される。この特定の放電パターンは、次のプログラミングパルスが選択されたワードラインに印加される前に、検証動作中にチャネル内に存在する負電荷を完全に放電させる。いくつかの実施形態では、１つのプログラムループの検証動作と次のプログラムループのプログラミングパルスとの間に典型的に見出される別個のプリチャージパルスは、放電プロセスに組み込まれることができ、それによって、放電プロセスが他のプログラミング技法と比較して増加した量の時間を要し得る場合であっても、全体的なデバイス性能を改善する。

図１３に示す例示的なストリングでは、上位サブブロックＳＢ１のワードラインＷＬｎがプログラムされており、下位サブブロックＳＢ０が閉じられている、すなわち、下位サブブロックＳＢ０の全てのワードラインがプログラムされている。図１４に示すように、検証動作に続いて、選択されたサブブロックのプログラムされていないワードライン及び選択されたワードライン（すなわち、ＷＬ５６～ＷＬｎ）は、最初にクロックＰ８において、ランプダウンされるか、又はそれぞれの電圧から放電される。次に、プログラムされ、選択されたワードラインＷＬｎに直接隣接するＷＬｎ＋１は、ＷＬｎのわずか後にランプダウンを開始し、ＷＬｎ＋２は、ＷＬｎ＋１のわずか後にランプダウンを開始し、ＷＬｎ＋３～ＷＬ１１１は、ＷＬｎ＋２のわずか後にランプダウンを開始する。最後に、選択されていない下位サブブロックＳＢ０のワードラインＷＬ０～ＷＬ５５は全て、同時に、すなわちクロックＰ９ａで、一緒にランプダウンされる。この技術は、プリチャージの前又はプリチャージと同時に、検証動作中にチャネル内の電子をチャネルから搾り出し、それによって、放電動作が完了した後に別個のプリチャージパルスがなくても、メモリセル内のプログラムディスターブが、続く次のプログラミングパルス中にプログラムすることを禁止されるリスクを低減する。プロットすると、電圧波形は、選択されたワードラインからメモリブロックの一方の側に向かって階段状のパターンを形成し、メモリブロックの一方の側は、以下で説明するように、ソース側又はドレイン側のいずれかであり得る。

次に図１５及び図１６を参照すると、選択されたサブブロック内で、パス電圧ＶＲＥＡＤの階段状放電波形を含むプリチャージ経路は、以下で説明する特定の状態に応じて、選択されたワードラインＷＬｎのいずれかの側で生じ得る。すなわち、プリチャージ経路は、選択されたワードラインＷＬｎのソース側（以下、ソース側階段プリチャージ「ＳＳＳＰ」と呼ぶ、図１５）、又は選択されたワードラインＷＬｎのドレイン側（以下、ドレイン側階段プリチャージ「ＤＳＳＰ」と呼ぶ、図１６）のいずれかであり得る。

図１５は、「階段状の」電圧放電パターンが選択されたワードラインＷＬｎのソース側に見られるＳＳＳＰの例示的な実施形態を示す。図示するように、選択されたワードラインＷＬｎが検証電圧から放電するのとほぼ同時に、全てのドレイン側ワードラインの電圧がパス電圧ＶＲＥＡＤから放電する。このとき、ソースラインに印加される電圧は、低電圧からはるかに高いプリチャージ電圧ＶＨＳＡにランプアップする。ソースラインがＶＨＳＡ電圧までランプアップし始めた後、選択されたワードラインＷＬｎのソース側のワードラインは、ＷＬｎ－１から順次、ＶＲＥＡＤからランプダウンし始め、ソースラインに最も近いサブブロックのワードラインがＶＲＥＡＤからランプダウンし始める最後のワードラインとなるように、前のワードラインがＶＲＥＡＤからランプダウンし始めた少し後に、ＷＬｎから更に離れた次の各ワードラインがＶＲＥＡＤからランプダウンし始める。したがって、ワードラインＷＬｎ－１～ＷＬ０は、ソースラインがＶＨＳＡ電圧までランプアップするプリチャージ動作を始めた後にのみ、パス電圧ＶＲＥＡＤからランプダウンし始める。この手順に従うことによって、チャネル内の電子はチャネルから絞り出され、選択されたワードラインＷＬｎのメモリセルを含むチャネルの部分は、ほぼＶＨＳＡ電圧までブーストされ得る。例示的な実施形態では、１つのワードライン（例えば、ＷＬｎ－１）に印加される電圧がランプダウンし始めてから次のワードライン（例えば、ＷＬｎ－２）がランプダウンし始めるまでの時間ギャップ又は持続時間は、約１マイクロ秒（１μｓ）である。

図１６は、パス電圧ＶＲＥＡＤからの階段状放電が選択されたワードラインＷＬｎのドレイン側で行われる例示的な実施形態を示す。このプロセスは、図１５のプロセスと非常に類似しているが、ソース側ワードラインの全てが、選択されたワードラインＷＬｎとともにランプダウンし、階段状のランプダウンは、ワードラインＷＬｎ＋１から始まり、選択されたサブブロックのソース側の最後のワードラインまで順次続く。また、この実施形態では、ブースト電圧ＶＨＳＡは、メモリブロックのソース側のソースラインからではなく、メモリブロックのドレイン側のストリングに結合されたビットラインから来る。

いくつかの実施形態では、階段状放電は、一緒に放電し始める複数のワードラインのグループであってもよい。例えば、ワードラインＷＬｎ＋１～ＷＬｎ＋３は、第１の時間に放電し始める第１のグループ内にあってもよい。ＷＬｎ＋４～ＷＬｎ＋６は、わずかに後の第２の時間に放電し始める第２のグループに属することができ、ＷＬｎ＋７～ＷＬｎ＋９は、更に後の第３の時間に放電し始める第３のグループに属することができる。各グループ内のワードラインの数は、任意の適切な数とすることができ、グループは全て、同じ数のワードライン又は異なる数のワードラインを含むことができる。

いくつかの実施形態では、選択されたワードラインに隣接する所定数のワードラインのみが、階段状ランプダウン技術を受ける。放電側（ソース側又はドレイン側のいずれか）の残りのワードラインは、所定数のワードラインが順々に又はグループで順次放電した後に、全て一緒に放電する。これは、検証動作の終了時にチャネル内の電子がチャネルから出ることを依然として可能にしながら、性能を向上させ得る。

ここで図１７Ａ～Ｅを参照すると、２つのサブブロックＳＢ０、ＳＢ１を含むメモリブロックにおいて提供される５つの異なる最適化されたプログラミング状態が示されている。これら５つのシナリオの各々において、ワードラインのプログラミングは、ＲＯＰ方向（ドレイン側からソース側に向かう方向）に従う。プリチャージ動作の方向（ＳＳＳＴ又はＤＳＳＴ）は、メモリブロックがどの状態にあるか、及び選択されたワードラインにおいていくつのワードラインがプログラムされたかに基づいて判定される。

図１７Ａの状態では、上位サブブロックＳＢ１は空であり、下位サブブロックＳＢ０がプログラムされている。この状態では、プリチャージ経路は、例えばＳＳＳＴなど、メモリブロックのソース側から開始する（図１５の例を参照）。図１７Ｂの状態では、上位サブブロックＳＢ１が完全にプログラムされ、下位サブブロックＳＢ０がプログラムされている。この状態では、プリチャージ経路は、例えばＳＳＳＴなど、メモリブロックのソース側から開始する（図１５の例を参照）。図１７Ｅの状態では、下位サブブロックが完全にプログラムされ、上位サブブロックＳＢ１がプログラムされている。この状態では、プリチャージ経路は、例えばＤＳＳＴなど、メモリブロックのドレイン側から開始する（図１６の例を参照）。

図１７Ｃの状態では、下位サブブロックＳＢ０は空であり、上位サブブロックＳＢ１は途中までプログラムされている。この状態では、プリチャージ経路は、例えばＳＳＳＴなど、メモリブロックのソース側から開始する（図１５の例を参照）。図１７Ｄのシナリオでは、下位サブブロックＳＢ０は空であり、上位サブブロックＳＢ１は途中までプログラムされていない。この状態では、プリチャージ経路は、例えばＤＳＳＴなど、メモリブロックのドレイン側から開始する（図１６の例を参照）。したがって、上位サブブロックＳＢ１のプログラミングが図１７Ｃのシナリオから図１７Ｄのシナリオに遷移し、プリチャージ経路がプログラミング性能を最適化するように方向を変える、閾値数Ｎのワードラインが存在する。

図１８に概略的に示された状態のようないくつかの状態において、上位サブブロックＳＢ１はプログラムされ得るが、下位サブブロックＳＢ０は部分的にオープンであり、すなわち、いくつかのワードラインはプログラムされ、いくつかのワードラインはプログラムされない。メモリブロックがこの状態にある場合、メモリデバイスは、上位サブブロックＳＢ１内のいくつのワードラインがプログラムされたかを判定し、この数を変数Ｎ１に設定し、次いで、下位サブブロックＳＢ０内のいくつのワードラインがプログラムされたかを判定し、この数を変数Ｎ２に設定する。Ｎ１がＮ２よりも大きい場合、階段状放電動作を適用するワードラインがより少なくなるので、プリチャージ経路はソース側から開始し（図１５の例を参照）、プリチャージプログラミング時間ｔＰｒｏｇペナルティを最小化する。一方、Ｎ２がＮ１より大きい場合、プリチャージ経路は、ｔＰｒｏｇペナルティを最小化するためにドレイン側から開始する（図１６の例を参照）。Ｎ１がＮ２に等しい場合、いずれかのプリチャージ経路を使用することができる。

これらのプログラミング技法は、３つ以上のサブブロックに分割されたメモリブロックにおいても使用することができる。このような場合、どの特定放電パターン（ＳＳＳＰ又はＤＳＳＰ）が採用されるかは、次の状態、すなわち、選択されていないサブブロックのプログラミング状態（空又はクローズド）、及び選択されたサブブロック内ですでにプログラムされたワードラインの数Ｎに基づいて判定される。図１９の表では、識別子「Ｅ」は、サブブロックが選択されていないサブブロックであり、プログラムされていないことを意味する。識別子「Ｃ」は、サブブロックが選択されていないサブブロックであり、完全にプログラムされている（クローズド）ことを示す。識別子「ＴＰ」は、サブブロックが選択されたサブブロックであるが、現在は空であることを示す。識別子「Ｐ１」は、サブブロックが選択されたサブブロックであり、選択されたサブブロック内のプログラムされたワードラインの数が閾値Ｎ未満であることを示し、識別子「Ｐ２」は、サブブロックが選択されたサブブロックであり、選択されたサブブロック内のプログラムされたワードラインの数が閾値Ｎより大きいことを示す。３つの異なるプリチャージオプションがある。ＳＳＳＰ、ＤＳＳＰ、並びにＳＳＳＰ及びＤＳＳＰ。図１９の表は、８つの可能な状態の各々において、選択されたサブブロックにおいてどのプリチャージオプションを使用するかを識別する。例えば、選択されたサブブロックが最下位サブブロックＳＢ０である場合、中間サブブロックＳＢ１及び上位サブブロックＳＢ２が空であるかクローズドであるかに関係なく、プリチャージ経路はＳＳＳＰでなければならない。選択されたサブブロックが中間サブブロックＳＢ１であり、選択されていないサブブロックＳＢ０、ＳＢ２が両方とも空である場合、ＳＢ１内のプログラムされたワードラインの数が閾値Ｎ未満である場合、ＤＳＳＰプリチャージ経路に従うべきであり、ＳＢ１内のプログラムされたワードラインの数が閾値Ｎより大きい場合、ＳＳＳＰプリチャージ経路に従うべきである。一実施形態では、このテーブルに含まれる情報は、メモリデバイスに記憶され、プログラミング中に参照されて、メモリブロックの状態及び選択されたサブブロック内にすでにプログラムされたワードラインの数を分析し、適切なプリチャージ方向を選択することによって、サブブロックをプログラムするときにどのプリチャージ方向を使用するかを判定することができる。

次に図２０を参照すると、例示的な実施形態によるメモリデバイスをプログラムするステップを示すフローチャートが提供されている。ステップ２０００において、プログラミングコマンドが受信される。ステップ２００２において、メモリデバイス内の制御回路は、選択されたサブブロック、すなわち、どのメモリブロックのどのサブブロックにデータを書き込むかを判定する。

ステップ２００４では、制御回路は、選択されたサブブロックが下位サブブロックであるかどうか、すなわち、それがそのメモリブロックのソース側のサブブロックであるかどうかを判定する。ステップ２００４における答えが「はい」である場合、ステップ２００６において、制御回路は、ＲＯＰ方向を使用して、かつＳＳＳＰ方向を使用して、選択されたサブブロックのワードラインをプログラムする（例えば、図１５）。

判断ステップ２００４における答えが「いいえ」である場合、ステップ２００８において、制御回路は、同じメモリブロック内の選択されていない１つ以上のサブブロックの状態を判定する。ステップ２０１０において、制御回路は、選択されていないサブブロック（単数又は複数）の状態と、選択されたサブブロックにおいて既にプログラムされているワードラインの数とに基づいて、プリチャージ方向を選択する。ステップ２０１２において、制御回路は、ＲＯＰ方向及び選択されたプリチャージ方向を使用して、選択されたサブブロックのワードラインをプログラムする。

「選択されたワードライン」とは、特定のストレージ動作又はメモリ動作で使用するために指定されたワードラインを指す。プログラミング、読み取り、又は検知などの特定のストレージ動作は、一連の１つ以上のステップを通じて、選択されたワードラインのメモリセル上で実施され得る。メモリセルを消去することなどの他のストレージ動作は、一実施形態では、一連の１つ以上のステップを通じて複数のワードラインのメモリセル上で同時に実施され得る。かかる実施形態では、消去動作は、複数の選択されたワードライン上で実施され得る。

ストレージ動作の焦点ではない他のワードラインは、選択されていないワードラインと称される。「選択されていないワードライン」とは、特定のストレージ動作又はメモリ動作で使用するために指定されていないワードラインのセットを指す。これは、ストレージ動作を実施することが、選択されていないワードラインのメモリセルのメモリ状態を変化させることを意図していないことを意味する。選択されていないワードラインのメモリセルのメモリ状態の変化は、偶然であり、妨害、又は意図されていない結果とみなされ得る。

本明細書では、特定のシステム構成要素を指すために、様々な用語が使用される。異なる会社は、異なる名前によって同じ又は類似の構成要素を指す場合があり、本説明は、名前が異なるが機能では異ならない構成要素間を区別することを意図しない。以下の開示に記載される様々な機能単位が「モジュール」と称される限りにおいて、そのような特徴付けは、潜在的な実装機構の範囲を過度に制限しないことを意図する。例えば、「モジュール」は、カスタム超大規模集積（very-large-scale integration、ＶＬＳＩ）回路若しくはゲートアレイ、又は、ロジックチップ、トランジスタ、若しくは他のディスクリート構成要素を含む市販の半導体を含むハードウェア回路として実装され得る。更なる実施例では、モジュールはまた、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）、プログラマブルアレイロジック、プログラマブルロジックデバイスなどの、プログラム可能なハードウェアデバイスに実装されてもよい。更に、モジュールはまた、様々なタイプのプロセッサによって実行されるソフトウェアによって、少なくとも部分的に実装され得る。例えば、モジュールは、オブジェクト、プロセス、又は機能に翻訳するコンピュータ命令の１つ以上の物理的又は論理的ブロックを構成する実行可能コードのセグメントを含み得る。また、そのようなモジュールの実行可能な部分は、物理的に一緒に位置する必要はなく、むしろ、異なる位置に記憶された別個の命令を含み、別個の命令は、一緒に実行されたときに、識別されたモジュールを含み、そのモジュールの記載された目的を達成する。実行可能コードは、単一の命令のみ又は複数の命令のセットを含んでもよく、同様に、異なるコードセグメントにわたって、又は異なるプログラム間に、又はいくつかのメモリデバイス間などに分散されてもよい。ソフトウェア又は部分的なソフトウェアのモジュール実装では、ソフトウェア部分は、電子、磁気、光学、電磁、赤外線、又は半導体ベースのシステム、装置、若しくはデバイス、又はそれらの任意の好適な組み合わせを含むがこれらに限定されない、１つ以上のコンピュータ可読及び／又は実行可能記憶媒体に記憶されてもよい。概して、本開示の目的のため、コンピュータ可読及び／又は実行可能記憶媒体は、命令実行システム、装置、プロセッサ、又はデバイスによって又はそれらと関連して使用されるプログラムを含む及び／又は記憶することができる任意の有形及び／又は非一時的媒体で構成されてもよい。

同様に、本開示の目的のため、「構成要素」という用語は、任意の有形、物理的、及び非一時的デバイスで構成されてもよい。例えば、構成要素は、カスタムＶＬＳＩ回路、ゲートアレイ、又は他の集積回路で構成されたハードウェア論理回路の形態であってもよく、あるいはロジックチップ、トランジスタ、若しくは他のディスクリート構成要素、又は任意の他の好適な機械及び／若しくは電子デバイスを含む市販の半導体で構成されたハードウェア論理回路の形態であってもよい。加えて、構成要素はまた、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）、プログラマブルアレイロジック、プログラマブルロジックデバイスなどのプログラム可能なハードウェアデバイスに実装され得る。更に、構成要素は、例えば、プリント回路基板（printed circuit board、ＰＣＢ）などの導電体を介した１つ以上の他の構成要素との電気通信構成において、チップ、ダイ、ダイ平面、及びパッケージ、又は他のディスクリート電気デバイスなどの１つ以上のシリコンベースの集積回路デバイスで構成されてもよい。したがって、上記に定義されているように、モジュールは、特定の実施形態では、構成要素によって具現化されるか又は構成要素として実装されてもよく、場合によっては、モジュール及び構成要素という用語は、互換的に使用されてもよい。

本明細書で使用される場合、「回路」という用語は、電流が流れることを可能にする１つ以上の導電経路を構成する１つ以上の電気的及び／又は電子的構成要素を含む。回路は、閉ループ構成又は開ループ構成の形態であり得る。閉ループ構成では、回路構成要素は、電流のための戻り経路を提供し得る。対照的に、開ループ構成では、その中の回路構成要素は、電流の戻り経路を含まないにもかかわらず、依然として回路を形成すると見なされ得る。例えば、集積回路が（電流のための戻り経路として）接地に結合されているかどうかにかかわらず、集積回路は回路と称される。特定の例示的な実施形態では、回路は、集積回路のセット、単一の集積回路、又は集積回路の一部分を含み得る。例えば、回路は、カスタムＶＬＳＩ回路、ゲートアレイ、論理回路、及び／又は他の形式の集積回路を含み得、同様にロジックチップ、トランジスタ、又は他のディスクリートデバイスなどの市販の半導体を含み得る。更なる実施例では、回路は、例えば、プリント回路基板（printed circuit board、ＰＣＢ）の伝導体を介した１つ以上の他の構成要素との電気通信構成において、チップ、ダイ、ダイプレーン、及びパッケージ、又は他のディスクリート電気デバイスなど、１つ以上のシリコンベース集積回路デバイスを含み得る。回路はまた、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルアレイロジック、及び／又はプログラマブルロジックデバイスなどのプログラム可能なハードウェアデバイスに関して合成回路として実装され得る。他の例示的な実施形態では、回路は、（集積回路デバイスを有する又は有しない）非集積電気及び／又は電子部品のネットワークを含み得る。したがって、上記に定義されているように、モジュールは、特定の実施形態では、回路によって具現化されてもよく又は回路として実装されてもよい。

本明細書に開示される例示的な実施形態は、１つ以上のマイクロプロセッサと、特定の非プロセッサ回路及び他の要素とともに、本明細書に開示されるいくつか、ほとんど、又は全ての機能を実装するように１つ以上のマイクロプロセッサを制御する、特定の記憶されたコンピュータプログラム命令とで構成され得ることが理解されよう。あるいは、いくつか又は全ての機能は、記憶されたプログラム命令を有さないステートマシンによって実装されるか、又は１つ以上の特定用途向け集積回路（application-specific integrated circuit、ＡＳＩＣ）若しくはフィールドプログラマブルゲートアレイ（field-programmable gate array、ＦＰＧＡ）に実装され得、それぞれの機能又は特定の機能のいくつかの組み合わせは、カスタムロジックとして実装される。これらのアプローチの組み合わせも使用され得る。更に、以下の「コントローラ」への言及は、個々の回路構成要素、特定用途向け集積回路（ＡＳＩＣ）、制御ソフトウェアを有するマイクロコントローラ、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及び／又は制御ソフトウェアを有するプロセッサ、又はそれらの組み合わせを含むものとして定義されるべきである。

加えて、本明細書で使用され得る「結合」、「結合された」、又は「結合する」という用語は、直接的又は間接的な接続のいずれかを意味することが意図される。したがって、第１のデバイスが第２のデバイスを結合するか、又は第２のデバイスに結合された場合、その接続は、直接接続によるものであるか、又は他のデバイス（若しくは構成要素）及び接続を介した間接接続を介するものであり得る。

「一実施形態（an embodiment）」、「一実施形態（one embodiment）」、「例示的な実施形態」、「特定の実施形態」、又は他の同様の専門用語などの用語の本明細書における使用に関して、これらの用語は、実施形態に関連して説明される特定の特徴、構造、機能、動作、又は特性が、本開示の少なくとも１つの実施形態に見られることを示すことを意図する。したがって、「一実施形態では（in one embodiment）」、「一実施形態では（in an embodiment）」、「例示的な実施形態では」などの語句の表記は、必ずしも全て同一の実施形態を指すものではなく、むしろ、特に明示しない限り「１つ以上ではあるが全てではない実施形態」を意味し得る。更に、「含む、備える（comprising）」、「有する」、及び「含む（including）」という用語並びにそれらの変形は、自由な様式で使用され、したがって、特に明示しない限り、「．．．を含むが、これに限定されない」を意味すると解釈されるべきである。また、「．．．を含む」が先行する要素は、それ以上の制約なしに、当該要素を含む主題のプロセス、方法、システム、物品、又は装置における追加の同一要素の存在を排除するものではない。

「ａ」、「ａｎ」、及び「ｔｈｅ」はまた、特に明示しない限り、「１つ以上」を表す。更に、本明細書及び／又は以下の請求項の範囲で使用され得る「Ａ及びＢのうちの少なくとも１つ」（Ａ及びＢは、特定の物体又は属性を示す変数である）という語句は、「及び／又は」という語句と同様に、Ａ若しくはＢの選択、又はＡ及びＢの両方を示す。このような語句に３つ以上の変数が存在する場合、この句は、変数のうちの１つのみ、変数のうちのいずれか１つ、変数のうちのいずれかの任意の組み合わせ（又は部分的組み合わせ）、及び変数の全てを含むものとして本明細書に定義される。

更に、本明細書で使用される場合、「約」又は「およそ」という用語は、明示的に示されているかどうかにかかわらず、全ての数値に適用される。これらの用語は、一般に、当業者が列挙された値と同等である（例えば、同じ関数又は結果を有する）と考える数値の範囲を指す。特定の場合には、これらの用語は、最も近い有効数字に丸められる数値を含み得る。

加えて、本明細書に記載される任意の列挙された項目の一覧は、特に明示しない限り、一覧にある項目のいずれか又は全てが相互に排他的及び／又は相互に包括的であることを暗に意味するものではない。更に、本明細書で使用されるとき、「セット（set）」という用語は、「１つ以上」を意味すると解釈されるべきであり、「セット（sets）」の場合、特に明記しない限り、集合論に従って「１つ以上（ｏｎｅ ｏｒ ｍｏｒｅ、ｏｎｅｓ ｏｒ ｍｏｒｅ、及びｏｎｅｓ ｏｒ ｍｏｒｅｓ）」の倍数（又は複数）を意味するものと解釈されるべきである。

前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図したものではない。多くの修正形態及び変形形態が、上記の説明に鑑みて可能である。説明した実施形態は、本技術の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本技術を最良に利用することを可能にする。本技術の範囲は、本明細書に添付の請求項によって定義される。

Claims (20)

1. メモリデバイスをプログラムする方法であって、
   少なくとも１つのメモリブロックであって、前記少なくとも１つのメモリブロックは、ソース側及びドレイン側を有し、複数のワードラインに配置された複数のメモリセルを含み、前記複数のワードラインは、互いに独立してプログラム及び消去されるように構成された複数のサブブロックに配置される、少なくとも１つのメモリブロックを含むメモリデバイスを準備するステップと、
   前記少なくとも１つのメモリブロック内の前記複数のサブブロックのうちの選択されたサブブロックの位置と、前記複数のサブブロックのうちの少なくとも１つの選択されていないサブブロックのプログラミング状態とを決定するステップと、
   前記選択されたサブブロック内の少なくとも１つのワードラインを複数のプログラムループであって、前記プログラムループは、プリチャージプロセスを含み、前記プリチャージプロセスは、前記少なくとも１つのメモリブロック内の前記選択されたサブブロックの前記位置及び前記少なくとも１つの選択されていないサブブロックの前記プログラミング状態のうちの少なくとも１つに基づいて、前記メモリブロックの前記ソース側又は前記ドレイン側のいずれかから開始する、複数のプログラムループにおいてプログラムするステップと、を含む、方法。
2. 前記メモリブロック内の前記選択されたサブブロックの前記位置に関係なく、かつ前記少なくとも１つの選択されていないサブブロックの前記プログラミング状態に関係なく、前記複数のサブブロックのうちの前記選択されたサブブロックの前記ワードラインを前記ドレイン側から前記ソース側に向かう方向に順次プログラムするステップを更に含む、請求項１に記載の前記メモリデバイスをプログラムする方法。
3. 前記複数のプログラムループの各プログラムループは、前記メモリブロック内の複数の選択されていないワードラインにパス電圧ＶＲＥＡＤを印加することを含む検証動作を含む、請求項１に記載の前記メモリデバイスをプログラムする方法。
4. 各プログラムループの前記検証動作の終了時に、選択されたワードラインの一方の側のみにおいて、前記選択されていないワードラインのうちの少なくともいくつかは、前記メモリブロックの前記ソース側又は前記メモリブロックの前記ドレイン側のいずれかに向かう方向に順々に前記パス電圧ＶＲＥＡＤから放電し始める、請求項３に記載の前記メモリデバイスをプログラムする方法。
5. 前記選択されていないワードラインが順々に放電する前記選択されたワードラインの前記側は、前記プリチャージプロセスが開始される前記選択されたワードラインの側と同じである、請求項４に記載の前記メモリデバイスをプログラムする方法。
6. 前記選択されていないワードラインのうちのいくつかが放電を完了する前に、前記メモリブロックの前記ソース側のソースライン又は前記メモリブロックの前記ドレイン側のビットラインのうちの少なくとも１つにプリチャージ電圧を印加して、前記選択されていないワードラインのうちのいくつかの前記放電の前記完了前に前記メモリブロック内の少なくとも１つのチャネルをプリチャージする、請求項５に記載の前記メモリデバイスをプログラムする方法。
7. 前記選択されたサブブロックが前記メモリブロックの前記ソース側に位置する下位サブブロックである場合、前記プリチャージプロセスは、前記メモリブロックの前記ソース側から開始する、請求項６に記載の前記メモリデバイスをプログラムする方法。
8. 前記選択されたサブブロックが前記メモリブロックの前記ドレイン側に位置する上位サブブロックであり、前記少なくとも１つの選択されていないサブブロックがクローズドサブブロックである場合、前記プリチャージプロセスは、前記メモリブロックの前記ドレイン側から開始する、請求項６に記載の前記メモリデバイスをプログラムグする方法。
9. 前記選択されたサブブロックが前記メモリブロックの前記ドレイン側に位置する上位サブブロックであり、前記少なくとも１つの選択されていないサブブロックがオープンサブブロックである場合、前記方法は、
   前記選択されたサブブロック内のプログラムされたワードラインの数を決定するステップと、
   前記選択されたサブブロック内のプログラムされたワードラインの前記数を閾値と比較するステップと、を更に含み、
   前記選択されたサブブロック内のプログラムされたワードラインの前記数が前記閾値未満である場合、前記プリチャージプロセスは、前記メモリブロックの前記ドレイン側から開始し、
   前記選択されたサブブロック内のプログラムされたワードラインの前記数が前記閾値よりも大きい場合、前記プリチャージプロセスは、前記メモリブロックの前記ソース側から開始する、請求項６に記載の前記メモリデバイスをプログラムする方法。
10. メモリデバイスであって、
    少なくとも１つのメモリブロックであって、前記少なくとも１つのメモリブロックは、ソース側及びドレイン側を有し、複数のワードラインに配置された複数のメモリセルを含み、前記複数のワードラインは、互いに独立してプログラム及び消去されるように構成された複数のサブブロックに配置されている、少なくとも１つのメモリブロックと、
    前記複数のサブブロックのうちの選択されたサブブロックの前記メモリセルをプログラムするように構成された制御回路と、を備え、前記制御回路が、
    前記少なくとも１つのメモリブロック内の前記複数のサブブロックのうちの選択されたサブブロックの位置と、前記複数のサブブロックのうちの少なくとも１つの選択されていないサブブロックのプログラミング状態とを決定し、
    前記選択されたサブブロック内の少なくとも１つのワードラインを複数のプログラムループであって、前記プログラムループは、プリチャージプロセスを含み、前記制御回路は、前記メモリブロック内の前記選択されたサブブロックの前記位置及び前記少なくとも１つの選択されていないサブブロックの前記プログラミング状態のうちの少なくとも１つに基づいて、前記メモリブロックの前記ソース側又は前記ドレイン側のいずれかから前記メモリブロック内の複数のチャネルをプリチャージする、複数のプログラムループにおいてプログラムする、ように構成されている、メモリデバイス。
11. 前記制御回路は、前記メモリブロック内の前記選択されたサブブロックの前記位置に関係なく、かつ前記少なくとも１つの選択されていないサブブロックの前記プログラミング状態に関係なく、前記複数のサブブロックのうちの前記選択されたサブブロックの前記ワードラインを前記メモリブロックの前記ドレイン側から前記ソース側に向かう方向に順次プログラムするように更に構成されている、請求項１０に記載のメモリデバイス。
12. 前記複数のプログラムループの各プログラムループは、前記制御回路が前記メモリブロック内の複数の選択されていないワードラインにパス電圧ＶＲＥＡＤを印加することを含む検証動作を含む、請求項１０に記載のメモリデバイス。
13. 各プログラムループの前記検証動作の終了時に、選択されたワードラインの一方の側のみにおいて、前記制御回路は、前記選択されていないワードラインのうちの少なくともいくつかを、前記メモリブロックの前記ソース側又は前記メモリブロックの前記ドレイン側のいずれかに向かう方向に順々に前記パス電圧ＶＲＥＡＤから放電し始める、請求項１２に記載のメモリデバイス。
14. 前記選択されていないワードラインが前記パス電圧ＶＲＥＡＤから順々に放電し始める前記側は、前記制御回路が前記複数のチャネルをプリチャージし始める前記選択されたワードラインの同じ側である、請求項１３に記載のメモリデバイス。
15. 前記選択されていないワードラインのうちのいくつかが放電を完了する前に、前記制御回路が、前記メモリブロックの前記ソース側のソースライン又は前記メモリブロックの前記ドレイン側のビットラインのうちの少なくとも１つにプリチャージ電圧を印加して、前記放電プロセスの前記完了前に前記メモリブロック内の少なくとも１つのチャネルをプリチャージする、請求項１４に記載のメモリデバイス。
16. 前記選択されたサブブロックが前記メモリブロックの前記ソース側に位置する下位サブブロックである場合、前記制御回路は、前記メモリブロックの前記ソース側から前記プリチャージプロセスを開始する、請求項１５に記載のメモリデバイス。
17. 前記選択されたサブブロックが前記メモリブロックの前記ドレイン側に位置する上位サブブロックであり、前記少なくとも１つの選択されていないサブブロックがクローズドサブブロックである場合、前記制御回路は、前記メモリブロックの前記ドレイン側から前記プリチャージプロセスを開始する、請求項１５に記載のメモリデバイス。
18. 前記選択されたサブブロックが前記メモリブロックの前記ドレイン側に位置する上位サブブロックであり、前記少なくとも１つの選択されていないサブブロックがオープンサブブロックである場合、前記制御回路は、
    前記選択されたサブブロック内のプログラムされたワードラインの数を決定し、
    前記選択されたサブブロック内のプログラムされたワードラインの前記数を閾値と比較する、ように更に構成されており、
    前記選択されたサブブロック内のプログラムされたワードラインの前記数が前記閾値未満である場合、前記制御回路は、前記メモリブロックの前記ドレイン側から前記複数のチャネルをプリチャージし、
    前記選択されたサブブロック内のプログラムされたワードラインの前記数が前記閾値よりも大きい場合、前記制御回路は、前記メモリブロックの前記ソース側から前記複数のチャネルをプリチャージする、請求項１５に記載のメモリデバイス。
19. 装置であって、
    少なくとも１つのメモリブロックであって、前記少なくとも１つのメモリブロックは、ソース側及びドレイン側を有し、複数のワードラインに配置された複数のメモリセルを含み、前記複数のワードラインは、互いに独立してプログラム及び消去されるように構成された複数のサブブロックに配置されている、少なくとも１つのメモリブロックと、
    メモリセルごとに少なくとも３ビットのデータを含むように前記少なくとも１つのメモリブロックの前記メモリセルをプログラムするためのプログラミング手段と、を備え、前記複数のサブブロックのうちの選択されたサブブロックをプログラムするとき、前記プログラム手段は、
    前記少なくとも１つのメモリブロック内の前記複数のサブブロックのうちの選択されたサブブロックの位置を決定し、前記複数のサブブロックのうちの少なくとも１つの選択されていないサブブロックのプログラミング状態を判定し、
    前記選択されたサブブロック内の選択されたワードラインを複数のプログラムループであって、前記プログラムループは、プログラミングパルス及び検証動作を含む、複数のプログラムループにおいてプログラムし、
    前記検証動作の各々の間に、パス電圧ＶＲＥＡＤを複数の選択されていないワードラインに印加し、
    選択されたワードラインの一方の側の前記メモリブロックの複数のチャネルから電子を除去するために、前記選択されたワードラインの一方の側の前記選択されていないワードラインを順々に放電し始める、ように構成されている、装置。
20. 前記プログラミング手段は、前記プログラミング手段が前記選択されていないワードラインを順々に放電する前記選択されたワードラインの前記側から前記メモリブロックの前記複数のチャネルをプリチャージするように更に構成されている、請求項１９に記載の装置。