JP7521133B2 - Ｄｒａｍコマンドストリーク効率管理 - Google Patents

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Description

コンピュータシステムは、一般に、メインメモリ用の安価で高密度のダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）チップを使用する。今日販売されている殆どのＤＲＡＭチップは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）によって広められた様々なダブルデータ速度（double data rate、ＤＤＲ）ＤＲＡＭ規格と適合する。ＤＤＲ ＤＲＡＭは、高速アクセス回路を伴う従来のＤＲＡＭメモリセルアレイを使用して、高い転送速度を達成し、メモリバスの利用率を向上させる。
典型的なＤＤＲメモリコントローラは、メモリコントローラが保留中の要求を順不同に選ぶことによって効率を高めることができるようにするために、保留中の読み取り要求及び書き込み要求を記憶するためのキューを維持する。例えば、メモリコントローラは、所定のランクのメモリ内の同じ行（row）に対する複数のメモリアクセス要求（「ページヒット」と呼ばれる）をキューから順不同に取り出し、それらをメモリシステムに連続して発行して、現在の行をプリチャージして別の行を繰り返しアクティブ化するオーバーヘッドを回避することができる。しかしながら、ＤＤＲ５等の最新のメモリ技術で利用可能なバス帯域幅を利用しながら、ディープキューからアクセスを走査（scanning）して選ぶ（picking）ことは、既知のメモリコントローラにより達成することが困難になっている。メモリコントローラは、バス効率を向上させるために、読み取りコマンド又は書き込みコマンドのストリークを生成する等の技術を使用することができる。しかしながら、そのような技術は、現在のストリークの一部ではないコマンドを遅延させることにより生じるレイテンシ懸念、及び、コマンドバスを読み取りストリークから書き込みストリークへ及びその逆へ「ターンアラウンドする」ことに関連する更なる性能オーバーヘッド等の性能トレードオフを伴う。
先行技術で知られている加速処理ユニット（accelerated processing unit、ＡＰＵ）及びメモリシステムのブロック図である。 いくつかの実施形態に係る、図１と同様のＡＰＵで用いるのに適したメモリコントローラのブロック図である。 いくつかの実施形態に係る、図２のメモリコントローラの一部のブロック図である。 いくつかの実施形態に係る、ストリーク効率を管理するためのプロセスのフロー図である。 いくつかの更なる実施形態に係る、ストリーク効率を管理するための別のプロセスのフロー図である。
以下の説明において、異なる図面における同一の符号の使用は、同様の又は同一のアイテムを示す。別段言及されなければ、「結合される」という単語及びその関連する動詞形は、当技術分野で知られている手段による直接接続及び間接電気接続の両方を含み、また、別段言及されなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も意味する。
メモリコントローラは、メモリアクセス要求を受信するための第１の入力を有するコマンドキューと、少なくとも１つのダイナミックランダムアクセスメモリ（ＤＲＡＭ）に接続するように適合されたメモリチャネルに結合するための出力を有するメモリインターフェースキューと、を含む。アービタは、コマンドキューからエントリを選択し、エントリをメモリインターフェースキューに配置して、メモリチャネル上で送信させるために、コマンドキューに接続される。アービタは、メモリチャネル上で、連続した読み取りコマンドのストリーク及び連続した書き込みコマンドのストリークを処理するように動作可能である。アービタは、アービタによって選択されるために利用可能な指定されたタイプのコマンドの数に基づいて、少なくとも最小バースト長のストリークを処理するように動作可能である。最小バースト長に続いて、アービタは、イントラバースト効率を示す第１の１つ以上の条件のセットに基づいて、異なるタイプのコマンドの新しいストリークを開始することを決定するように動作可能である。
方法は、連続した読み取りコマンドのストリーク及び連続した書き込みコマンドのストリークを、メモリチャネル上で処理させることを含む。本方法は、アービタによって選択されるために利用可能な指定されたタイプのコマンドの数に基づいて、少なくとも最小バースト長のストリークを処理することを含む。最小バースト長に続いて、本方法は、イントラバースト効率を示す第１の１つ以上の条件のセットに基づいて、異なるタイプのコマンドの新しいストリークを開始することを決定することを含む。
データ処理システムは、中央処理ユニットと、中央処理ユニットに接続されるデータファブリックと、中央処理ユニットからのメモリ要求を満たすためにデータファブリックに接続されるメモリコントローラと、を含む。メモリコントローラは、メモリアクセス要求を受信するための第１の入力を有するコマンドキューと、少なくとも１つのＤＲＡＭに接続するように適合されたメモリチャネルに結合するための出力を有するメモリインターフェースキューと、を含む。アービタは、コマンドキューからエントリを選択し、エントリをメモリインターフェースキューに配置して、メモリチャネル上で送信させるために、コマンドキューに接続される。アービタは、メモリチャネル上で、連続した読み取りコマンドのストリーク及び連続した書き込みコマンドのストリークを処理するように動作可能である。アービタは、アービタによって選択されるために利用可能な指定されたタイプのコマンドの数に基づいて、少なくとも最小バースト長のストリークを処理するように動作可能である。最小バースト長に続いて、アービタは、イントラバースト効率を示す第１の１つ以上の条件のセットに基づいて、異なるタイプのコマンドの新しいストリークを開始することを決定するように動作可能である。
図１は、従来技術において知られている加速処理ユニット（accelerated processing unit、ＡＰＵ）１００及びメモリシステム１３０のブロック図である。ＡＰＵ１００は、ホストデータ処理システムにおけるプロセッサとして用いるのに適した集積回路であり、概して、中央処理ユニット（central processing unit、ＣＰＵ）コア複合体１１０と、グラフィックスコア１２０と、ディスプレイエンジン１２２のセットと、メモリ管理ハブ１４０と、データファブリック１２５と、周辺コントローラ１６０のセットと、周辺バスコントローラ１７０のセットと、システム管理ユニット（system management unit、ＳＭＵ）１８０と、を含む。
ＣＰＵコア複合体１１０は、ＣＰＵコア１１２及びＣＰＵコア１１４を含む。この例では、ＣＰＵコア複合体１１０が２つのＣＰＵコアを含むが、他の実施形態では、ＣＰＵコア複合体１１０が任意の数のＣＰＵコアを含むことができる。ＣＰＵコア１１２、１１４の各々は、制御ファブリックを形成するシステム管理ネットワーク（system management network、ＳＭＮ）及びデータファブリック１２５に双方向に接続され、データファブリック１２５にメモリアクセス要求を提供することができる。ＣＰＵコア１１２、１１４の各々は、単体のコアであってもよいし、更にキャッシュ等の特定のリソースを共有する２つ以上の単体のコアを有するコア複合体であってもよい。
グラフィックスコア１２０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行することができる高性能グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）である。グラフィックスコア１２０は、ＳＭＮ及びデータファブリック１２５に双方向に接続され、メモリアクセス要求をデータファブリック１２５に提供することができる。これに関して、ＡＰＵ１００は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とが同じメモリ空間を共有する統合メモリアーキテクチャ、又は、ＣＰＵコア複合体１１０とグラフィックスコア１２０とがメモリ空間の一部を共有する一方でグラフィックスコア１２０がＣＰＵコア複合体１１０によりアクセスできないプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。
ディスプレイエンジン１２２は、モニタ上に表示するためにグラフィックスコア１２０によって生成されたオブジェクトをレンダリングしてラスタライズする。グラフィックスコア１２０及びディスプレイエンジン１２２は、メモリシステム１３０内の適切なアドレスへの均一な変換のために共通のメモリ管理ハブ１４０に双方向で接続され、メモリ管理ハブ１４０は、そのようなメモリアクセスを生成してメモリシステムから戻される読み取りデータを受信するためにデータファブリック１２５に双方向で接続される。
データファブリック１２５は、任意のメモリアクセスエージェントとメモリ管理ハブ１４０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成に基づいてメモリアクセスの送信先を判定するために、基本入出力システム（basic input／output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、並びに、各仮想接続のためのバッファも含む。
周辺コントローラ１６０は、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）コントローラ１６２及びシリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）インターフェースコントローラ１６４を含み、これらのそれぞれは、システムハブ１６６及びＳＭＮバスに対して双方向で接続される。これらの２つのコントローラは、ＡＰＵ１００で使用され得る周辺コントローラの単なる典型例である。
周辺バスコントローラ１７０は、システムコントローラ又は「サウスブリッジ」（Southbridge、ＳＢ）１７２と、周辺構成要素相互接続エクスプレス（Peripheral Component Interconnect Express、ＰＣＩｅ）コントローラ１７４と、を含み、これらのそれぞれは、入出力（input／output、Ｉ／Ｏ）ハブ１７６及びＳＭＮバスに対して双方向で接続される。また、Ｉ／Ｏハブ１７６は、システムハブ１６６及びデータファブリック１２５に対して双方向で接続される。したがって、例えば、ＣＰＵコアは、データファブリック１２５がＩ／Ｏハブ１７６を介してルーティングするアクセスにより、ＵＳＢコントローラ１６２、ＳＡＴＡインターフェースコントローラ１６４、ＳＢ１７２、又は、ＰＣＩｅコントローラ１７４内のレジスタをプログラムすることができる。ＡＰＵ１００のためのソフトウェア及びファームウェアは、リードオンリーメモリ（read－only memory、ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（electrically erasable programmable ROM、ＥＥＰＲＯＭ）等の様々な不揮発性メモリタイプの何れかであり得るシステムデータドライブ又はシステムＢＩＯＳメモリ（図示せず）に記憶される。一般に、ＢＩＯＳメモリは、ＰＣＩｅバスを介してアクセスされ、システムデータドライブは、ＳＡＴＡインターフェースを介してアクセスされる。
ＳＭＵ１８０は、ＡＰＵ１００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１８０は、ＡＰＵ１００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ１８０は、ＡＰＵ１００の構成要素のそれぞれにクロック信号を与えるために、位相ロックループ（phase locked loop、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を含む。また、ＳＭＵ１８０は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切な電力状態を判定するためにＣＰＵコア１１２、１１４及びグラフィックスコア１２０から測定された電力消費値を受信することができる。
メモリ管理ハブ１４０及びその関連する物理インターフェース（physical interface、ＰＨＹ）１５１、１５２は、この実施形態ではＡＰＵ１００と統合される。メモリ管理ハブ１４０は、メモリチャネル１４１、１４２とパワーエンジン１４９とを含む。メモリチャネル１４１は、ホストインターフェース１４５、メモリチャネルコントローラ１４３、及び、物理インターフェース１４７を含む。ホストインターフェース１４５は、メモリチャネルコントローラ１４３を、シリアルプレゼンス検出リンク（serial presence detect、ＳＤＰ）を介してデータファブリック１２５に対して双方向で接続する。物理インターフェース１４７は、メモリチャネルコントローラ１４３をＰＨＹ１５１に対して双方向で接続し、例示的な実施形態では、ＤＤＲ ＰＨＹインターフェース（DDR PHY Interface、ＤＦＩ）仕様に準拠する。メモリチャネル１４２は、ホストインターフェース１４６、メモリチャネルコントローラ１４４、及び、物理インターフェース１４８を含む。ホストインターフェース１４６は、別のＳＤＰを介してメモリチャネルコントローラ１４４をデータファブリック１２５に対して双方向で接続する。物理インターフェース１４８は、メモリチャネルコントローラ１４４をＰＨＹ１５２に対して双方向で接続し、ＤＦＩ仕様に準拠する。パワーエンジン１４９は、ＳＭＮバスを介してＳＭＵ１８０に対して、ＡＰＢを介してＰＨＹ１５１、１５２に対して双方向で接続されるとともに、メモリチャネルコントローラ１４３、１４４に対して双方向で接続される。ＰＨＹ１５１は、メモリチャネル１３１への双方向接続を有する。ＰＨＹ１５２は、双方向接続メモリチャネル１３３を有する。
メモリ管理ハブ１４０は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、共有パワーエンジン１４９を使用して、以下で更に説明する態様でメモリチャネルコントローラ１４３及びメモリチャネルコントローラ１４４の両方の動作を制御する。メモリチャネル１４１、１４２のそれぞれは、ＤＤＲバージョン５（DDR version five、ＤＤＲ５）、ＤＤＲバージョン４（DDR version four、ＤＤＲ４）、低電力ＤＤＲ４（low power DDR4、ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン５（graphics DDR version five、ＧＤＤＲ５）、及び、高帯域幅メモリ（high bandwidth memory、ＨＢＭ）等の最先端ＤＤＲメモリに接続することができ、将来のメモリ技術に適合され得る。これらのメモリは、高いバス帯域幅及び高速動作をもたらす。同時に、それらのメモリは、ラップトップコンピュータ等のバッテリ駆動用途のための電力を節約するための低電力モードを提供するとともに、内蔵熱監視も行う。
メモリシステム１３０は、メモリチャネル１３１及びメモリチャネル１３３を含む。メモリチャネル１３１は、ＤＤＲｘバス１３２に接続されるデュアルインラインメモリモジュール（dual inline memory module、ＤＩＭＭ）のセットを含み、これには、本実施例では個別のランクに対応する代表的なＤＩＭＭ１３４、１３６、１３８が含まれる。同様に、メモリチャネル１３３は、代表的なＤＩＭＭ１３５、１３７、１３９を含む、ＤＤＲｘバス１２９に接続されるＤＩＭＭのセットを含む。
ＡＰＵ１００は、ホストデータ処理システムの中央処理ユニット（ＣＰＵ）として動作し、最新のコンピュータシステムにおいて有用な様々なバス及びインターフェースを与える。これらのインターフェースは、２つのダブルデータレート（double data rate、ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続のためのＰＣＩｅルート複合体、ＵＳＢネットワークへの接続のためのＵＳＢコントローラ、及び、ＳＡＴＡ大容量記憶デバイスへのインターフェースを含む。
また、ＡＰＵ１００は、様々なシステム監視機能及び節電機能も実装する。特に、１つのシステム監視機能は、熱監視である。例えば、ＡＰＵ１００が高温になる場合、ＳＭＵ１８０は、ＣＰＵコア１１２、１１４及び／又はグラフィックスコア１２０の周波数及び電圧を低減することができる。ＡＰＵ１００が高温になり過ぎる場合、ＳＭＵを完全にシャットダウンすることができる。ＳＭＮバスを介してＳＭＵ１８０によって外部センサから熱イベントを受けることもでき、ＳＭＵ１８０は、それに応じてクロック周波数及び／又は電源電圧を低減することができる。
図２は、図１のようなＡＰＵで用いるのに適したメモリコントローラ２００のブロック図である。メモリコントローラ２００は、概して、メモリチャネルコントローラ２１０及びパワーコントローラ２５０を含む。メモリチャネルコントローラ２１０は、概して、インターフェース２１２と、メモリインターフェースキュー２１４と、コマンドキュー２２０と、アドレス生成器２２２と、コンテントアドレッサブルメモリ（content addressable memory、ＣＡＭ）２２４と、リプレイキュー２３０を含むリプレイ制御ロジック２３１と、リフレッシュ制御ロジックブロック２３２と、タイミングブロック２３４と、ページテーブル２３６と、アービタ２３８と、誤り訂正符号（error correction code、ＥＣＣ）チェック回路２４２と、ＥＣＣ生成ブロック２４４と、データバッファ２４６と、リフレッシュロジック２４７と、を含む。
インターフェース２１２は、外部バスを介したデータファブリック１２５に対する第１の双方向接続を有し、出力を有する。メモリコントローラ２００において、この外部バスは、「ＡＸＩ４」として知られている英国ケンブリッジのＡＲＭ Ｈｏｌｄｉｎｇｓ，ＰＬＣによって指定された高度拡張可能インターフェースバージョン４と適合するが、他の実施形態では他のタイプのインターフェースとなり得る。インターフェース２１２は、メモリアクセス要求を、ＦＣＬＫ（又はＭＥＭＣＬＫ）ドメインとして知られている第１のクロックドメインから、ＵＣＬＫドメインとして知られているメモリコントローラ２００の内部の第２のクロックドメインに変換する。同様に、メモリインターフェースキュー２１４は、ＵＣＬＫドメインからＤＦＩインターフェースに関連付けられるＤＦＩＣＬＫドメインへのメモリアクセスを与える。
アドレス生成器２２２は、ＡＸＩ４バスを介してデータファブリック１２５から受信されるメモリアクセス要求のアドレスを復号する。メモリアクセス要求は、正規化フォーマットで表された物理アドレス空間内のアクセスアドレスを含む。アドレス生成器２２２は、正規化されたアドレスを、メモリシステム１３０内の実際のメモリデバイスをアドレス指定するために及び関連するアクセスを効率的にスケジュールするために使用され得るフォーマットに変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループと関連付ける領域識別子を含む。起動時に、システムＢＩＯＳは、メモリシステム１３０内のメモリデバイスに問い合わせてそれらのサイズ及び構成を判定し、アドレス生成器２２２に関連付けられた構成レジスタのセットをプログラムする。アドレス生成器２２２は、構成レジスタに記憶された構成を使用して、正規化されたアドレスを適切なフォーマットに変換する。コマンドキュー２２０は、ＣＰＵコア１１２、１１４及びグラフィックスコア１２０等のＡＰＵ１００内のメモリアクセスエージェントから受信されるメモリアクセス要求のキューである。コマンドキュー２２０は、アドレス生成器２２２によって復号されたアドレスフィールド、及び、アービタ２３８がアクセスタイプ及びサービス品質（quality of service、ＱｏＳ）識別子を含むメモリアクセスを効率的に選択できるようにする他のアドレス情報を記憶する。ＣＡＭ２２４は、ライトアフターライト（write after write、ＷＡＷ）及びリードアフターライト（read after write、ＲＡＷ）順序規則等の順序規則を実施するための情報を含む。
誤り訂正コード（ＥＣＣ）生成ブロック２４４は、メモリに送られる書き込みデータのＥＣＣを判定する。ＥＣＣチェック回路２４２は、受信されたＥＣＣを着信ＥＣＣと照合してチェックする。
リプレイキュー２３０は、アドレス及びコマンドパリティ応答等の応答を待っているアービタ２３８によって選択されたメモリアクセスを記憶するための一時的なキューである。リプレイ制御ロジック２３１は、ＥＣＣチェック回路２４２にアクセスして、戻されたＥＣＣが正しいか又はエラーを示すかを判定する。リプレイ制御ロジック２３１は、これらのサイクルのうち何れかのパリティ又はＥＣＣエラーの場合にアクセスがリプレイされるリプレイシーケンスを開始して制御する。リプレイされたコマンドは、メモリインターフェースキュー２１４に配置される。
リフレッシュ制御ロジック２３２は、メモリアクセスエージェントから受信した通常の読み取り及び書き込みメモリアクセス要求とは別に生成される様々な電源断、リフレッシュ及び終端抵抗（ＺＱ）較正サイクルのためのステートマシンを含む。例えば、メモリランクがプリチャージパワーダウンにある場合、リフレッシュ制御ロジックは、リフレッシュサイクルを実行するために定期的に起動されなければならない。リフレッシュ制御ロジック２３２は、ＤＲＡＭチップ内のメモリセルの蓄積コンデンサからの電荷の漏れによって引き起こされるデータエラーを防止するために、定期的に、定められた条件に応じて、リフレッシュコマンドを生成する。リフレッシュ制御ロジック２３２は、アクティブ化カウンタ２４８を含み、この実施形態において、アクティブ化カウンタ２４８は、メモリチャネルを介してメモリ領域に送信されるアクティブ化コマンドのローリング数をカウントするカウンタをメモリ領域ごとに有する。メモリ領域は、以下で更に説明するように、いくつかの実施形態ではメモリバンクであり、他の実施形態ではメモリサブバンクである。更に、リフレッシュ制御ロジック２３２は、システム内の熱変化に起因するオンダイ終端抵抗の不一致を防止するためにＺＱを定期的に較正する。
アービタ２３８は、コマンドキュー２２０に双方向で接続されるとともに、メモリチャネルコントローラ２１０の心臓部であり、メモリバスの使用を改善するためにアクセスのインテリジェントスケジューリングによって効率を向上させる。アービタ２３８は、タイミングブロック２３４を使用して、ＤＲＡＭタイミングパラメータに基づいてコマンドキュー２２０内の特定のアクセスが発行に適格であるかどうかを判定することによって適切なタイミング関係を実施する。例えば、各ＤＲＡＭは、「ｔＲＣ」として知られるアクティブ化コマンド間の最小指定時間を有する。タイミングブロック２３４は、ＪＥＤＥＣ仕様で定められたこのタイミングパラメータ及び他のタイミングパラメータに基づいて適格性を判定するカウンタのセットを維持し、リプレイキュー２３０に対して双方向で接続される。ページテーブル２３６は、アービタ２３８のためのメモリチャネルの各バンク及びランクにおけるアクティブページに関する状態情報を維持し、リプレイキュー２３０に対して双方向で接続される。
ＥＣＣ生成ブロック２４４は、インターフェース２１２から受信した書き込みメモリアクセス要求に応じて、書き込みデータに従ってＥＣＣを計算する。データバッファ２４６は、受信したメモリアクセス要求に関する書き込みデータ及びＥＣＣを記憶する。データバッファは、アービタ２３８がメモリチャネルへのディスパッチのために対応する書き込みアクセスを選択すると、組み合わされた書き込みデータ／ＥＣＣをメモリインターフェースキュー２１４に出力する。
パワーコントローラ２５０は、概して、アドバンスト拡張可能インターフェース、バージョン１（ＡＸＩ）へのインターフェース２５２、アドバンスト周辺バス（advanced peripheral bus、ＡＰＢ）インターフェース２５４、及び、パワーエンジン２６０を含む。インターフェース２５２は、図２に別々に示される「ＥＶＥＮＴ＿ｎ」とラベル付けされるイベント信号を受信するための入力と、出力と、を含む、ＳＭＮへの第１の双方向接続を有する。ＡＰＢインターフェース２５４は、インターフェース２５２の出力に接続された入力と、ＡＰＢを介してＰＨＹに接続するための出力と、を有する。パワーエンジン２６０は、インターフェース２５２の出力に接続された入力と、メモリインターフェースキュー２１４の入力に接続された出力と、を有する。パワーエンジン２６０は、構成レジスタ２６２のセットと、マイクロコントローラ（microcontroller、μＣ）２６４と、セルフリフレッシュコントローラ（self refresh controller、ＳＬＦＲＥＦ／ＰＥ）２６６と、信頼性のある読み取り／書き込みタイミングエンジン（read／write timing engine、ＲＲＷ／ＴＥ）２６８と、を含む。構成レジスタ２６２は、ＡＸＩバスを介してプログラムされ、メモリコントローラ２００内の様々なブロックの動作を制御するための構成情報を記憶する。したがって、構成レジスタ２６２は、図２に詳細に示されないこれらのブロックに接続された出力を有する。ＳＬＦＲＥＦ／ＰＥ２６６は、リフレッシュ制御ロジック２３２によるリフレッシュの自動生成に加えて、リフレッシュの手動生成を可能にするエンジンである。信頼性のある読み取り／書き込みタイミングエンジン２６８は、ＤＤＲインターフェース最大読み取りレイテンシ（maximum read latency、ＭＲＬ）トレーニング及びループバック試験のような目的のために、メモリ又はＩ／Ｏデバイスへ連続的なメモリアクセスストリームを与える。
メモリチャネルコントローラ２１０は、関連するメモリチャネルへのディスパッチのためのメモリアクセスを選択することを可能にする回路を含む。所望のアービトレーション決定を行うために、アドレス生成器２２２は、アドレス情報を、メモリシステム内のランク、行アドレス、列アドレス、バンクアドレス、及び、バンクグループを含むプリデコードされた情報に復号し、コマンドキュー２２０がプリデコードされた情報を記憶する。構成レジスタ２６２は、アドレス生成器２２２が受信したアドレス情報をどのように復号するかを判定するための構成情報を記憶する。アービタ２３８は、復号されたアドレス情報、タイミングブロック２３４によって示されるタイミング適格性情報、及び、ページテーブル２３６によって示されるアクティブページ情報を使用して、サービス品質（ＱｏＳ）要件等の他の基準を遵守しながら、メモリアクセスを効率的にスケジュールする。例えば、アービタ２３８は、メモリページを変更するために必要なプリチャージコマンド及びアクティブ化コマンドのオーバーヘッドを回避するために、オープンページへのアクセスの優先度を実装し、あるバンクへのオーバーヘッドアクセスを別のバンクへの読み取り及び書き込みアクセスとインターリーブすることによって隠す。特に、通常動作中、アービタ２３８は、通常、ページを、これらのページが異なるページを選択する前にプリチャージされる必要があるまで、異なるバンクで開いたままにする。アービタ２３８は、いくつかの実施形態では、それぞれのコマンドの標的メモリ領域に関するアクティブ化カウンタ２４８の少なくともそれぞれの値に基づいてコマンド選択の適格性を判定する。
図３は、いくつかの実施形態に係る、図２のメモリコントローラ２００の部分３００のブロック図である。部分３００は、アービタ２３８と、アービタ２３８の動作に関連する制御回路３６０のセットと、を含む。アービタ２３８は、サブアービタ３０５及び最終アービタ３５０のセットを含む。サブアービタ３０５は、サブアービタ３１０と、サブアービタ３２０と、サブアービタ３３０と、を含む。サブアービタ３１０は、「ＰＨ ＡＲＢ」とラベル付けされたページヒットアービタ３１２と、出力レジスタ３１４と、を含む。ページヒットアービタ３１２は、コマンドキュー２２０に接続された第１の入力、第２の入力、及び、出力を有する。レジスタ３１４は、ページヒットアービタ３１２の出力に接続されたデータ入力、ＵＣＬＫ信号を受信するためのクロック入力、及び、出力を有する。サブアービタ３２０は、「ＰＣ ＡＲＢ」とラベル付けされたページコンフリクトアービタ３２２と、出力レジスタ３２４と、を含む。ページコンフリクトアービタ３２２は、コマンドキュー２２０に接続された第１の入力と、第２の入力と、出力と、を有する。レジスタ３２４は、ページコンフリクトアービタ３２２の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。サブアービタ３３０は、「ＰＭ ＡＲＢ」とラベル付けされたページミスアービタ３３２と、出力レジスタ３３４と、を含む。ページミスアービタ３３２は、コマンドキュー２２０に接続された第１の入力と、第２の入力と、出力と、を有する。レジスタ３３４は、ページミスアービタ３３２の出力に接続されたデータ入力と、ＵＣＬＫ信号を受信するためのクロック入力と、出力と、を有する。最終アービタ３５０は、リフレッシュ制御ロジック２３２の出力に接続された第１の入力と、ページ閉鎖予測器３６２からの第２の入力と、出力レジスタ３１４の出力に接続された第３の入力と、出力レジスタ３２４の出力に接続された第４の入力と、出力レジスタ３３４の出力に接続された第５の入力と、「ＣＭＤ１」とラベル付けされたキュー２１４に第１のアービトレーションの勝者を提供するための第１の出力と、「ＣＭＤ２」とラベル付けされたキュー２１４に第２のアービトレーションの勝者を提供するための第２の出力と、を有する。
制御回路３６０は、図２に関して上述したように、タイミングブロック２３４、ページテーブル２３６、ページ閉鎖予測器３６２、現在モードレジスタ３０２、及び、クロスモードイネーブルロジック３０４を含む。タイミングブロック２３４は、クロスモードイネーブルロジック３０４に接続される出力と、ページヒットアービタ３１２と、ページコンフリクトアービタ３２２と、ページミスアービタ３３２と、に接続される入力及び出力を有する。ページテーブル２３６は、リプレイキュー２３０の出力に接続された入力と、リプレイキュー２３０の入力に接続された出力と、コマンドキュー２２０の入力に接続された出力と、タイミングブロック２３４の入力に接続された出力と、ページ閉鎖予測器３６２の入力に接続された出力と、を有する。ページ閉鎖予測器３６２は、ページテーブル２３６の一方の出力に接続される入力と、出力レジスタ３１４の出力に接続される入力と、最終アービタ３５０の第２の入力に接続される出力と、を有する。クロスモードイネーブルロジック３０４は、現在モードレジスタ３０２に接続される入力と、コマンドキュー２２０に接続される入力と、最終アービタ３５０に接続される入力及び出力と、ページヒットアービタ３１０、ページコンフリクトアービタ３２０及びページミスアービタ３３０に接続される入力並びに出力と、を有する。
動作中、アービタ２３８は、現在モード（読み取りストリーク又は書き込みストリークが進行中であるかどうかを示す）、各エントリのページ状態、各メモリアクセス要求の優先度、及び、要求間の依存関係を考慮に入れて、コマンドキュー２２０及びリフレッシュ制御ロジック２３２からメモリアクセスコマンドを選択する。優先度は、ＡＸＩ４バスから受信されてコマンドキュー２２０に記憶される要求のサービス品質すなわちＱｏＳに関連するが、メモリアクセスのタイプ及びアービタ２３８の動的動作に基づいて変更することができる。アービタ２３８は、既存の集積回路技術の処理限界と送信限界との間の不整合に対処するために並列に動作する３つのサブアービタを含む。それぞれのサブアービトレーションの勝者が最終アービタ３５０に提示される。最終アービタ３５０は、これらの３つのサブアービトレーションの勝者間、及び、リフレッシュ制御ロジック２３２からのリフレッシュ動作を選択し、ページ閉鎖予測器３６２によって判定されるように読み取り又は書き込みコマンドを読み取り又はオートプリチャージコマンドによる書き込みに更に修正することができる。
クロスモードイネーブルロジック３０４は、メモリチャネル上で読み取りコマンドのストリーク及び書き込みコマンドのストリークを引き起こすように動作する。何れかのタイプのコマンドの現在のストリーク中、クロスモードイネーブルロジック３０４は、図４及び図５に関して以下で更に説明するように、メモリチャネルのデータバス効率のインジケータを監視する。データバス効率が定められた閾値未満であることを示すデータバス効率のインジケータに応じて、クロスモードイネーブルロジック３０４は、現在のストリークを停止し、他のタイプのストリークを開始し、現在モードレジスタ３０２内の現在モードを変更する。
ページヒットアービタ３１２、ページコンフリクトアービタ３２２及びページミスアービタ３３２のそれぞれは、これらのそれぞれのカテゴリに属するコマンドキュー２２０内のコマンドのタイミング適格性を判定するためにタイミングブロック２３４の出力に接続された入力を有する。タイミングブロック２３４は、各ランクにおけるそれぞれのバンクごとに特定の動作に関連する持続時間をカウントするバイナリカウンタのアレイを含む。状態を判定するために必要なタイマの数は、タイミングパラメータ、所定のメモリタイプのバンクの数、及び、所定のメモリチャネル上でシステムによってサポートされるランクの数に依存する。次に実装されるタイミングパラメータの数は、システムに実装されるメモリのタイプに依存する。例えば、ＧＤＤＲ５メモリは、他のＤＤＲｘメモリタイプよりも多くのタイミングパラメータに従うためにより多くのタイマを必要とする。バイナリカウンタとして実装された汎用タイマのアレイを含むことにより、タイミングブロック２３４は、異なるメモリタイプに関してスケーリングされて再利用され得る。クロスモードイネーブルロジック３０４からの入力は、何れのタイプのコマンドが読み取る又は書き込むかをサブアービタにシグナリングして、最終アービタ３５０の候補として提供する。
ページヒットは、開いているページに対する読み取り又は書き込みサイクルである。ページヒットアービタ３１２は、ページを開くためにコマンドキュー２２０内のアクセス間を調停する。タイミングブロック２３４におけるタイマによって追跡されてページヒットアービタ３１２によってチェックされるタイミング適格パラメータは、例えば、行アドレスストローブ（row address strobe、ＲＡＳ）を列アドレスストローブ（column address strobe、ＣＡＳ）遅延時間（ｔＲＣＤ）及びＣＡＳ待ち時間（ｔＣＬ）に含む。例えば、ｔＲＣＤは、ページがＲＡＳサイクルで開かれた後のページへの読み取り又は書き込みアクセスの前に経過しなければならない最小時間を指定する。ページヒットアービタ３１２は、割り当てられたアクセスの優先度に基づいてサブアービトレーションの勝者を選択する。一実施形態では、優先度が４ビット、１ホット値であり、したがって、これは４つの値の中の１つの優先度を示すが、この４レベルの優先度方式が単なる一例であることは明らかである。ページヒットアービタ３１２が同じ優先度レベルで２つ以上の要求を検出する場合、最も古いエントリが勝つ。
ページコンフリクトは、バンク内の別の行が現在アクティブ化される場合のバンク内の１つの行へのアクセスである。ページコンフリクトアービタ３２２は、コマンドキュー２２０内のアクセスと、対応するバンク及びランクにおいて現在開いているページとコンフリクトするページとの間で調停する。ページコンフリクトアービタ３２２は、プリチャージコマンドを発行させるサブアービトレーション勝者を選択する。タイミングブロック２３４のタイマによって追跡されてページコンフリクトアービタ３２２によってチェックされるタイミング適格パラメータは、例えば、プリチャージコマンド期間（ｔＲＡＳ）を含む。ページコンフリクトアービタ３２２は、割り当てられたアクセスの優先度に基づいてサブアービトレーション勝者を選択する。ページコンフリクトアービタ３２２が同じ優先度レベルの２つ以上の要求を検出する場合、最も古いエントリが勝つ。
ページミスは、プリチャージ状態にあるバンクへのアクセスである。ページミスアービタ３３２は、コマンドキュー２２０内のアクセスとプリチャージされたメモリバンクとの間を調停する。タイミングブロック２３４のタイマによって追跡されてページミスアービタ３３２によってチェックされるタイミング適格パラメータは、例えば、プリチャージコマンド期間（ｔＲＰ）を含む。同じ優先度レベルでページミスである２つ以上の要求がある場合、最も古いエントリが勝つ。
各サブアービタは、それぞれのサブアービトレーション勝者のための優先度値を出力する。最終アービタ３５０は、ページヒットアービタ３１２、ページコンフリクトアービタ３２２及びページミスアービタ３３２のそれぞれからのサブアービトレーション勝者の優先度値を比較する。最終アービタ３５０は、一度に２つのサブアービトレーション勝者を考慮に入れた相対的な優先度比較のセットを実行することによって、サブアービトレーション勝者間の相対的な優先度を判定する。サブアービタは、現在モードが変化する場合に利用可能な候補コマンドのセットがサブアービトレーション勝者として迅速に利用可能であるように、モード、読み取り及び書き込みごとにコマンドを調停するためのロジックのセットを含むことができる。
最終アービタ３５０は、３つのサブアービトレーション勝者の相対的な優先度を判定した後、サブアービトレーション勝者が競合するか否かを判定する（すなわち、それらの勝者が同じバンク及びランクに向けられているかどうか）。そのような競合が存在しない場合、最終アービタ３５０は、最高の優先度を有する最大２つのサブアービトレーション勝者を選択する。競合がある場合、最終アービタ３５０は以下のルールに従う。ページヒットアービタ３１２のサブアービトレーション勝者の優先度値がページコンフリクトアービタ３２２の優先度値よりも高く、且つ、それらが両方とも同じバンク及びランクである場合、最終アービタ３５０は、ページヒットアービタ３１２によって示されるアクセスを選択する。ページコンフリクトアービタ３２２のサブアービトレーション勝者の優先度値がページヒットアービタ３１２の優先度値よりも高く、且つ、それらが両方とも同じバンク及びランクである場合、最終アービタ３５０はいくつかの更なる要因に基づいて勝者を選択する。場合によっては、ページ閉鎖予測器３６２は、オートプリチャージ属性を設定することにより、ページヒットアービタ３１２が示すアクセスの終了時にページを閉鎖させる。
ページヒットアービタ３１２内で、優先度は、メモリアクセスエージェントからの要求優先度によって最初に設定されるが、アクセスのタイプ（読み取り又は書き込み）及びアクセスのシーケンスに基づいて動的に調整される。概して、ページヒットアービタ３１２は、読み取りに対してより高い暗黙の優先度を割り当てるが、書き込みが完了に向かって進行するようにするために優先度上昇メカニズムを実装する。
ページヒットアービタ３１２が読み取り又は書き込みコマンドを選択する毎に、ページ閉鎖予測器３６２は、オートプリチャージ（auto－precharge、ＡＰ）属性を伴うコマンドを送信するか否かを判定する。読み取り又は書き込みサイクル中、オートプリチャージ属性は、所定のアドレスビットを用いて設定され、オートプリチャージ属性は、読み取り又は書き込みサイクルが完了した後にＤＤＲデバイスにページを閉じさせ、これにより、メモリコントローラがそのバンクのための個別のプリチャージコマンドを後に送信する必要性を回避する。ページ閉鎖予測器３６２は、選択されたコマンドと同じバンクにアクセスするコマンドキュー２２０に既に存在する他の要求を考慮に入れる。ページ閉鎖予測器３６２がメモリアクセスをＡＰコマンドに変換する場合、そのページへの次のアクセスはページミスとなる。
異なるメモリアクセスタイプのために異なるサブアービタを使用することによって、各アービタは、全てのアクセスタイプ（ページヒット、ページミス及びページコンフリクト、しかし、単一のアービタを含む実施形態が想定される）間で調停することが必要とされる場合よりも単純なロジックで実装され得る。これにより、アービトレーションロジックを簡略化することができ、アービタ２３８のサイズを比較的小さく抑えることができる。
他の実施形態では、アービタ２３８は、異なる数のサブアービタを含むことができる。更に他の実施形態では、アービタ２３８は、特定のタイプの２つ以上のサブアービタを含むことができる。例えば、アービタ２３８は、２つ以上のページヒットアービタ、２つ以上のページコンフリクトアービタ、及び／又は、２つ以上のページミスアービタを含むことができる。
図４は、いくつかの実施形態に係る、ストリーク効率を管理するためのプロセスのフロー図４００である。いくつかのバージョンでは、プロセスは、メモリコントローラのアービタ（例えば、アービタ２３８、図２）内のロジック回路を監視することで具現化される。他のバージョンでは、プロセスは、上述したサブアービタ３０５及び最終アービタ３５０とは異なるアービトレーション方法を使用しながら、同様の機能を有するデジタルロジック又はコントローラによって実行されてもよい。このプロセスは、概して、コマンドのストリークのターンアラウンドをいつ実行するかを決定し、現在モードを書き込みから読み取りに変更して又は読み取りから書き込みに変更してデータバス利用効率を向上させる。このプロセスは、読み取りコマンド又は書き込みコマンドのストリークの長さを判定する他の技術と組み合わせて使用されてもよい。
プロセスは、ブロック４０２において、コマンドの各ストリークの開始時に開始し、ストリークにおいてバーストされるコマンドのモード（読み取り又は書き込み）について、現在コマンドキュー内にあるコマンドのスナップショット又はカウントを判定する。いくつかの実施形態では、このスナップショットカウントは、ストリークターンアラウンドプロセスによって追跡され、新しいストリークの開始時に利用可能である。いくつかの実施形態では、プロセスは、前のストリークを終了する決定がなされた後にコマンドキューに入った任意の新しいコマンドを考慮するためにスナップショットカウントを更新する。
ブロック４０４において、プロセスは、ブロック４０２からのコマンドの数のスナップショットに基づいて、最小バースト長、ストリーク内で送信されるコマンドの最小数を判定する。したがって、最小バースト長は、メモリコントローラにおける現在の条件に適応する。この実施形態では、最小バースト長は、アービタに提供される所定の係数によってスナップショットをスケーリング又は乗算することによって計算される。ブロック４０４に示すように、第１の係数「読み取りｅＣｏｅｆｆｉｃｉｅｎｃｙ（READ eCoefficiency）」は読み取りストリークに使用され、第２の係数「書き込みｅＣｏｅｆｆｉｃｉｅｎｃｙ（WRITE eCoefficiency）」は書き込みストリークに使用される。いくつかの実施形態では、スナップショットは、「ブロック」されない、すなわち、クロスモードアクティブ化によるページ競合にならない、アービタによって選択されるために利用可能な新しい現在モードのコマンドを考慮するように調整される。この調整は、最小バースト長を、スケーリングされたスナップショット数と、クロスモードアクティブ化によってブロックされない新しい現在モード要求の総数と、のうち小さい方に等しく設定することによって行われる。この調整は、ストリークターンアラウンドにおいて、クロスモード要求がページヒットになり、同じバンクの現在モード要求がページ競合になるというシナリオに起因して行われる。プロセスは、新しいストリークのためにスケジュールされるために利用可能なコマンドのカウントにおいてクロスモードヒットと競合するこれらの現在モードページ競合を含まず、さもなければ、最小ストリーク長は、クロスモードアクティブ化に起因するクロスモードＡＣＴの利益を打ち消すであろう。
ブロック４０６において、プロセスは、ストリークに対するコマンドの送信を開始し、ブロック４０４において設定された最小バースト長が達成されるまで、ストリークのサイズ（ストリークにおいて送信されるコマンドの数）を監視する。
ブロック４０８、４１０は、最小バースト長が達成された後に送信される各コマンドに対して実行される。ブロック４０８において、最小バースト長に続いて、プロセスは、以下で更に説明するように、イントラバースト効率を示す第１の１つ以上の条件のセットを監視する。この実施形態では、ブロック４０８において、インターバースト効率を示す第２の条件のセットも監視される。いくつかの他の実施形態では、効率条件は、最小バースト長に続いてイントラバースト効率についてのみ監視される。いくつかの実施形態では、条件のセットを監視することは、バス使用効率又はＣＡＳレイテンシ等の１つ以上のインジケータを計算することを含む。また、効率条件を監視することは、利用可能な現在モード又はクロスモードコマンド等のように、メモリコントローラにおける条件を監視することを含み得る。複数のＣＡＳレイテンシ条件を使用する例示的な実施形態については、図５に関して以下で説明される。
ブロック４１０において、プロセスは、監視された条件が、ストリークを終了し、且つ、他のモードの新しいストリークを開始することがより効率的であることを示すかどうかに基づいて、ストリークを終了するかどうかを決定する。いくつかの実施形態では、少なくとも第１の条件のセット（イントラバースト効率）は、ブロック４１０において決定を行うために採用される。他の実施形態では、第１の条件のセットと第２の条件のセットとの組み合わせが採用される。様々な実施形態では、第１の条件のセット及び第２の条件のセットの各々は、１つ以上の条件を含むことができる。プロセスがブロック４１０においてストリークを終了することを決定しない場合、プロセスはブロック４０８に戻り、新しいコマンドが送信される場合にストリークを監視し続ける。プロセスがブロック４１０においてストリークを終了すると決定した場合、プロセスはブロック４１２に進み、現在モードを変更し、前のストリーク内のクロスモードコマンドであったタイプのコマンドの新しいコマンドのストリークを開始する。条件のセットがストリーク終了を示すかどうかを判定するために、１つ以上の条件が閾値と比較されるか又は互いに比較されてもよい。いくつかの実施形態では、インターバースト効率に関連する第２の条件のセットは、新しいストリークを開始するためにプロセスをターンアラウンドするのにかかる時間に少なくとも部分的に基づく閾値と比較される。
概して、図示したプロセスは、多種多様なメモリアクセス作業負荷を管理するのに適したものにする他の既知のストリーク管理プロセスに勝るいくつかの利点を有する。また、図示したプロセスは、様々なストリーク管理技術で発生する傾向があるいくつかの問題を解決する。例えば、イントラバースト効率管理のみの使用は、クロスモードストリークのためにバーストするコマンドの効率的なセットが存在しない場合に、イントラバースト管理がしばしばストリークを終了することを決定するので、ストリークの過度のターンオーバーを引き起こす傾向がある。特に、バンクレベルの並列性が低い作業負荷の場合、そのような過度のターンオーバーは、全体的な効率を損なう。最小閾値の使用はそのような問題を軽減するように思われるかもしれないが、それは関連する問題を有する。最小閾値が大き過ぎる場合、バーストは、最小閾値に達する前であっても非効率的になる可能性がある。最小バースト長が小さ過ぎる場合には、より多くのターンアラウンドが存在する。最小バースト閾値も作業負荷に依存しており、これは、あるタイプの作業負荷に対して選択された閾値が、別のタイプの作業負荷に適していない可能性があることを意味する。
適応最小バースト長のみを使用することは、インターバースト効率を改善する傾向があるが、多くの異なる状況及び作業負荷の十分な管理を提供せず、イントラバースト効率が悪くなる可能性がある。例えば、バーストは、特定の作業負荷に対して高レベルの効率を達成するのに十分長く継続しない場合がある。図示したプロセスは、イントラバースト効率管理を適応最小バースト長と組み合わせることによって、この問題に対処する。
図５は、いくつかの更なる実施形態に係る、ストリーク効率を管理するためのプロセスのフロー図５００である。このプロセスは、通常、メモリコントローラのアービタ（図２のアービタ２３８等）の内部の監視ロジックによって実行され、システムメモリに送信された連続した読み取りコマンドのストリーク及び連続した書き込みコマンドのストリークを処理する。図示したプロセスは、図４のプロセスの例示的な実施形態であり、概して、イントラバースト効率インジケータとして２つ以上の隣接するＣＡＳコマンド間の間隔を採用し、また、インターバースト効率インジケータとして他のＣＡＳ間隔を採用する。
新しいストリークが始まると、ブロック５０２において、ターンアラウンド監視プロセスが開始される。適応最小バースト長は、図４に関して上述したように判定される。ブロック５０４において、最小バースト長が満たされるまで、ストリークの初期コマンドがコマンドバスを介して送信される。
最小バースト長が満たされた後、プロセスは、ストリークで送信された各コマンドに対していくつかのチェックを実行して、ストリークが終了すべきか継続すべきかを判定する。ブロック５０６において、現在のコマンドが送信される。ブロック５０８において、プロセスは、アービタにおいて送信されるべく現在モードコマンドのみが利用可能であるかどうかを判定する。例えば、現在のストリークが書き込みストリークである場合、ブロック５０８は、書き込みコマンドのみが保留中であるかどうかを判定する。そうである場合、プロセスは、ストリークを継続し、ブロック５０６に戻って次のコマンドを送信する。そうでない場合、プロセスは、ブロック５１０に進み、クロスモードコマンドのみがアービタにおいて利用可能であるかどうかを判定する。そうである場合、プロセスは、現在のストリークを終了し、新しいストリークを開始する。
ブロック５１０において、利用可能な現在モードコマンドがまだ存在する場合、プロセスは、ブロック５１２に進み、「ＣＡＳ－ＣＡＳ」間隔と呼ばれるＣＡＳコマンド間の間隔に基づいて、各コマンドのイントラバースト効率を監視する。いくつかの実施形態では、間隔は、アービタにおける複数の候補コマンドについて判定される。間隔は、列アドレスストローブ（ＣＡＳ）コマンド間の１つ以上の時間間隔の測定又は予測である。間隔は、ごく最近に送信されたＣＡＳコマンドと、選択された後続のＣＡＳコマンドが送信され得る時間と、の間の時間間隔を含む。この計算は、それぞれの候補コマンドのイントラバーストデータバス効率の予測をもたらす。この実施形態では、クロックサイクルの間隔は所定の閾値と比較されて、それが高効率コマンドとみなされるかどうかが判定される。
ブロック５１４において、プロセスは、候補として利用可能な任意のクロスモードコマンドが高効率を有するかどうかを判定する。利用可能な高効率クロスモードコマンドがない場合、プロセスは、現在のストリークを継続する。ブロック５１４は、インターバースト効率を示す１つ以上の効率条件を採用し、これは、この例では、クロスモードコマンドの潜在的なＣＡＳ－ＣＡＳ閾値に基づく効率インジケータである。概して、ブロック５１４において、アービタにおいて選択されるために利用可能なクロスモードコマンドについて効率インジケータが計算され、クロスモードコマンドが高効率であるかどうかを判定するために閾値５２６又は５２８のうち何れかと比較される。インジケータがクロックサイクルで直接計算されたＣＡＳ－ＣＡＳ間隔である場合、このインジケータは、低コストが高効率をシグナリングするコスト関数として扱うことができる。このチェックは、ターンアラウンドが行なわれるシナリオを防止するという利点を有し、その結果、高効率コマンドが他のモードで利用可能ではなく、プロセスが再び繰り返しターンアラウンドする。クロスモードコマンドに使用される閾値は、読み取りコマンドが現在モードである場合に比較に使用される「クロスモード書き込みＣＡＳギャップ閾値」５２６、及び、書き込みコマンドが現在モードである場合に使用される「クロスモード読み取りＣＡＳギャップ閾値」５２８である。この実施形態では、閾値５２６、５２８は、調整可能な構成レジスタ値に基づいて設定され、調整可能な構成レジスタ値は、コマンドのそれぞれのコマンドタイプに対する最小ＣＡＳ－ＣＡＳタイミング、ストリークターンアラウンドを実行するのにかかる時間、採用されるバースト長（各ＣＡＳコマンドに対して送信又はプルされるデータビートの数）、並びに、ランク切替え及びバンクグループ切替えの可能性等の他の考慮事項を考慮するように選択される。
ブロック５１４において利用可能な高効率クロスモードコマンドがある場合、プロセスは、ブロック５１６に進み、そこで、高効率閾値内にわずかしかないが全体的に非効率的なストリークを提供するコマンドの連続シーケンスを防止するために別のタイプのイントラバースト効率インジケータを使用する。ブロック５１６は、ごく最近に送信されたＣＡＳコマンドと、３つ前のＣＡＳコマンドで発生した前のＣＡＳコマンドと、の間の間隔を与える「最後の３（last 3）」現在モードＣＡＳ－ＣＡＳ間隔を計算する。この「最後の３」間隔が定められた閾値よりも大きい場合、プロセスは、現在のストリークを終了させ、ターンアラウンドを実行する。
「最後の３」間隔が定められた閾値内にある場合、ブロック５１６のプロセスは、ブロック５１８に進む。ブロック５１８において、候補コマンドのＣＡＳ－ＣＡＳ間隔を閾値５２２又は５２４のうち何れかと比較することによって、現在モードに対して利用可能な高効率現在モードコマンドがあるかどうかをチェックする。利用可能な高効率現在モードコマンドがある場合、プロセスは現在のストリークを継続する。そうでない場合、プロセスは、ブロック５２０に進み、そこで現在のストリークを終了する。示されたそれぞれの場合においてストリークを終了させることは、他のモードのストリークが開始されるターンアラウンドプロセスを引き起こす。
ブロック５１８に供給される閾値によって示されるように、２つの異なる閾値５２２、５２４がブロック５１８において使用されて、現在モードが読み取りであるか書き込みであるかに応じてコマンドの効率が監視される。現在モードコマンドに使用される閾値は、書き込みコマンドが現在モードである場合に比較に使用される「現在モード書き込みＣＡＳギャップ閾値」５２２、及び、読み取りコマンドが現在モードである場合に使用される「現在モード読み取りＣＡＳギャップ閾値」５２４である。この実施形態では、閾値５２２、５２４は、調整可能な構成レジスタ値に基づいて設定され、調整可能な構成レジスタ値は、例えば、コマンドのそれぞれのコマンドタイプに対する最小ＣＡＳ－ＣＡＳタイミング、採用されるバースト長（各ＣＡＳコマンドに対して送信又はプルされるデータビートの数）、並びに、ランク切替え及びバンクグループ切替えの可能性等の他の考慮事項を考慮するように選択される。最小の所望のバースト長が既に達成されているので、示されたプロセスは、イントラバースト効率管理に関連する過度のストリークターンアラウンドも考慮する必要がある方式と比較して、イントラバースト効率を管理する際により大きい柔軟性を可能にする。この実施形態では、ブロック５１２において監視されたイントラバースト効率条件が、ブロック５１６、５１８において採用されて、ストリークを終了するかどうかが判定される。他の実施形態では、ブロック５１６は使用されない。様々な実施形態では、同様の結果を達成するために、他のプロセス決定フローが採用される。
この実施形態におけるプロセスは、現在のストリークを終了するかどうかを決める際にいくつかの異なる判定を使用するが、他の実施形態は、示された条件判定の全てよりも少ない数を含むことができる。更に、フローチャート５００における様々な判定が特定の順序で示されているが、これは限定的なものではなく、様々な実施形態は、選択されたブロックを異なる順序で又は同時に実行する回路を使用して同様の機能を達成することができる。
図２のメモリコントローラ２００又はアービタ２３８及びリフレッシュ制御ロジック２３２等のその任意の部分は、プログラムによって読み取られ、集積回路を製造するために直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表現され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register－transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次いで、マスクを様々な半導体製造工程で使用して、集積回路を製造することができる。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望に応じて、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。
特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかである。例えば、メモリチャネルコントローラ２１０及び／又はパワーエンジン２５０の内部アーキテクチャは、異なる実施形態において異なり得る。メモリコントローラ２００は、高帯域幅メモリ（ＨＢＭ）等のように、ＤＤＲｘ以外の他のタイプのメモリとインターフェースすることができる。図示した実施形態は、個別のＤＩＭＭ又はＳＩＭＭに対応するメモリの各ランクを示したが、他の実施形態では、各モジュールは複数のランクをサポートすることができる。更に他の実施形態は、ホストマザーボードに取り付けられたＤＲＡＭ等のように、特定のモジュールに含まれていない他のタイプのＤＲＡＭモジュール又はＤＲＡＭを含むことができる。したがって、添付の特許請求の範囲は、開示された実施形態の範囲内に含まれる開示された実施形態の全ての変更を網羅することを意図している。

Claims (15)

  1. メモリコントローラであって、
    メモリアクセス要求を受信するための第１の入力を有するコマンドキューと、
    前記コマンドキューからエントリを選択し、メモリチャネルを介して前記エントリを送信するために、前記コマンドキューに結合されたアービタと、を備え、
    前記アービタは、
    連続した読み取りコマンドのストリーク、及び、連続した書き込みコマンドのストリークを、前記メモリチャネルを介して送信することと、
    前記アービタによって選択可能な指定されたタイプのコマンドの数に基づいて、連続した読み取りコマンド又は連続した書き込みコマンドの一方の現在のストリークを、少なくとも最小バースト長だけ送信することと、
    前記最小バースト長に続いて、第１の定義されたＣＡＳ－ＣＡＳ間隔内に列アドレスストローブ（ＣＡＳ）コマンドを送信可能な新しいストリークのコマンドが存在しないか否かに基づいて、前記現在のストリークを継続することと、
    を行うように動作可能である、
    メモリコントローラ。
  2. 前記最小バースト長は、前記現在のストリークに利用可能なコマンドの数に、選択された比率を乗じたものとして計算される、
    請求項１のメモリコントローラ。
  3. 前記アービタは、前記最小バースト長に続いて、第２の定義されたＣＡＳ－ＣＡＳ間隔内にＣＡＳコマンドを送信可能な前記現在のストリークのコマンドが存在しないか否かに基づいて、前記現在のストリークを終了するように動作可能である、
    請求項１のメモリコントローラ。
  4. 前記アービタは、前記現在のストリークのごく最近に送信されたＣＡＳコマンドと、３つ前のＣＡＳコマンドで発生した前のＣＡＳコマンドと、の間のＣＡＳ－ＣＡＳ間隔が第３の定義された間隔を超えるか否かに基づいて、前記現在のストリークを終了するように動作可能である、
    請求項３のメモリコントローラ。
  5. 前記現在のストリークが読み取りコマンドである場合に、前記第１の定義されたＣＡＳ－ＣＡＳ間隔について第１の間隔が使用され、前記現在のストリークが書き込みコマンドである場合に、前記第１の定義されたＣＡＳ－ＣＡＳ間隔について前記第１の間隔とは異なる第２の間隔が使用される、
    請求項３のメモリコントローラ。
  6. 前記現在のストリークが読み取りコマンドである場合に、前記第２の定義されたＣＡＳ－ＣＡＳ間隔について第３の間隔が使用され、前記現在のストリークが書き込みコマンドである場合に、前記第２の定義されたＣＡＳ－ＣＡＳ間隔について前記第３の間隔とは異なる第４の間隔が使用される、
    請求項５のメモリコントローラ。
  7. 前記第１の定義されたＣＡＳ－ＣＡＳ間隔は、ごく最近に送信されたＣＡＳコマンドと、選択された後続のＣＡＳコマンドが送信され得る時間と、の間の間隔である、
    請求項１のメモリコントローラ。
  8. 連続した読み取りコマンドのストリーク、及び、連続した書き込みコマンドのストリークを、メモリチャネルを介して送信させることと、
    アービタによって選択可能な指定されたタイプのコマンドの数に基づいて、連続した読み取りコマンド又は連続した書き込みコマンドの一方の現在のストリークを、少なくとも最小バースト長だけ送信することと、
    前記最小バースト長に続いて、第１の定義されたＣＡＳ－ＣＡＳ間隔内に列アドレスストローブ（ＣＡＳ）コマンドを送信可能な新しいストリークのコマンドが存在しないか否かに基づいて、前記現在のストリークを継続することと、を含む、
    方法。
  9. 前記最小バースト長は、前記現在のストリークに利用可能なコマンドの数に、選択された比率を乗じたものとして計算される、
    請求項８の方法。
  10. 前記最小バースト長に続いて、第２の定義されたＣＡＳ－ＣＡＳ間隔内にＣＡＳコマンドを送信可能な前記現在のストリークのコマンドが存在しないか否かに基づいて、前記現在のストリークを終了することを更に含む、
    請求項８の方法。
  11. 前記現在のストリークが読み取りコマンドである場合に、前記第１の定義されたＣＡＳ－ＣＡＳ間隔について第１の間隔が使用され、前記現在のストリークが書き込みコマンドである場合に、前記第１の定義されたＣＡＳ－ＣＡＳ間隔について前記第１の間隔とは異なる第２の間隔が使用される、
    請求項１０の方法。
  12. 前記現在のストリークが読み取りコマンドである場合に、前記第２の定義されたＣＡＳ－ＣＡＳ間隔について第３の間隔が使用され、前記現在のストリークが書き込みコマンドである場合に、前記第２の定義されたＣＡＳ－ＣＡＳ間隔について前記第３の間隔とは異なる第４の間隔が使用される、
    請求項１１の方法。
  13. 前記現在のストリークのごく最近に送信されたＣＡＳコマンドと、３つ前のＣＡＳコマンドで発生した前のＣＡＳコマンドと、の間のＣＡＳ－ＣＡＳ間隔が第３の定義された間隔を超えるか否かに基づいて、前記現在のストリークを終了することを含む、
    請求項１０の方法。
  14. 前記第１の定義されたＣＡＳ－ＣＡＳ間隔は、ごく最近に送信されたＣＡＳコマンドと、選択された後続のＣＡＳコマンドが送信され得る時間と、の間の間隔である、
    請求項８の方法。
  15. データ処理システムであって、
    処理ユニットと、
    前記処理ユニットに結合されたデータファブリックと、
    前記処理ユニットからのメモリ要求を満たすために前記データファブリックに結合されたメモリコントローラと、を備え、
    前記メモリコントローラは、
    メモリアクセス要求を受信するための第１の入力を有するコマンドキューと、
    前記コマンドキューからエントリを選択し、前記エントリを、メモリチャネルを介して少なくとも１つのダイナミックランダムアクセスメモリに送信するために、前記コマンドキューに結合されたアービタと、を備え、
    前記アービタは、
    連続した読み取りコマンドのストリーク、及び、連続した書き込みコマンドのストリークを、前記メモリチャネルを介して送信することと、
    前記アービタによって選択可能な指定されたタイプのコマンドの数に基づいて、連続した読み取りコマンド又は連続した書き込みコマンドの一方の現在のストリークを、少なくとも最小バースト長だけ送信することと、
    前記最小バースト長に続いて、第１の定義されたＣＡＳ－ＣＡＳ間隔内に列アドレスストローブ（ＣＡＳ）コマンドを送信可能な新しいストリークのコマンドが存在しないか否かに基づいて、前記現在のストリークを継続することと、
    を行うように動作可能である、
    データ処理システム。
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