JP7514505B2

JP7514505B2 - 増幅装置

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Publication number: JP7514505B2
Application number: JP2020049141A
Authority: JP
Inventors: 俊一久保; 賢三浦
Original assignee: THine Electronics Inc
Current assignee: THine Electronics Inc
Priority date: 2020-03-19
Filing date: 2020-03-19
Publication date: 2024-07-11
Anticipated expiration: 2040-03-19
Also published as: JP2021150821A

Description

本発明は、増幅装置に関するものである。

送信装置から送出され伝送線路を経て受信装置に到達する信号は、伝送線路により伝送される際に減衰する。伝送距離が長い場合や伝送速度が速い場合には、信号の減衰が大きく、通信への影響が大きい。それ故、減衰した信号を増幅装置により増幅する必要がある。

高速動作が可能な増幅装置として図１に示されるものが知られている。この図に示される増幅装置２は、増幅部１０およびバイアス電位付与部２０Ｘを備える。増幅部１０は、入力差動対を構成するＭＯＳトランジスタＭ１１，Ｍ１２と、抵抗器Ｒ１１，Ｒ１２と、電流源として作用するＭＯＳトランジスタＭ１３とを含む。バイアス電位付与部２０Ｘは、ＭＯＳトランジスタＭ２３と抵抗器Ｒ２とを含み、増幅部１０のＭＯＳトランジスタＭ１３のゲートにバイアス電位を与える。

この増幅装置２では、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ２３それぞれは、増幅部１０およびバイアス電位付与部２０Ｘそれぞれの要求仕様に基づいて、所要の特性を有するように適切に設計される。

特許第３５４３７１９号公報特開２０１１－２２９０７３号公報

しかしながら、従来の増幅装置は所望の利得を有するように設計することは容易でない。特許文献１，２に、所望の利得を有することができるとされる増幅装置の発明が開示されているが、これら何れの発明においても、増幅装置が所望の利得を有するには問題がある。

本発明は、上記問題点を解消する為になされたものであり、所望の利得を有するように設計することが容易な増幅装置を提供することを目的とする。

本発明の増幅装置は、(1) 入力差動対を構成する第１導電型のＭＯＳトランジスタＭ１１，Ｍ１２と、ＭＯＳトランジスタＭ１１のドレインと第１電位供給端との間に設けられた抵抗器Ｒ１１と、ＭＯＳトランジスタＭ１２のドレインと第１電位供給端との間に設けられた抵抗器Ｒ１２と、ＭＯＳトランジスタＭ１１，Ｍ１２それぞれのソースと第２電位供給端との間に設けられた第１導電型のＭＯＳトランジスタＭ１３と、を含む増幅部と、(2) 増幅部のＭＯＳトランジスタＭ１３のゲートにバイアス電位を与えるバイアス電位付与部と、を備える。

本発明の増幅装置において、バイアス電位付与部は、(a) 第１導電型のＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ２３と、第２導電型のＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６と、抵抗器Ｒ２とを含み、(b) ＭＯＳトランジスタＭ２１，Ｍ２３それぞれのソースが第２電位供給端に接続され、(c)ＭＯＳトランジスタＭ２２のソースが抵抗器Ｒ２を介して第２電位供給端に接続され、(d) ＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６それぞれのソースが第１電位供給端に接続され、(e) ＭＯＳトランジスタＭ２１，Ｍ２２それぞれのゲートおよびＭＯＳトランジスタＭ２１，Ｍ２４それぞれのドレインが互いに接続され、(f) ＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６それぞれのゲートおよびＭＯＳトランジスタＭ２２，Ｍ２５それぞれのドレインが互いに接続され、(g) ＭＯＳトランジスタＭ２３のゲートおよびＭＯＳトランジスタＭ２３，Ｍ２６それぞれのドレインが互いに接続され、(h) ＭＯＳトランジスタＭ２３のゲートが増幅部のＭＯＳトランジスタＭ１３のゲートに接続されている。

本発明の増幅装置において、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２それぞれを構成するＭＯＳトランジスタのβは、互いに等しく、ＭＯＳトランジスタＭ１３，Ｍ２３それぞれを構成するＭＯＳトランジスタのβと異なる。

本発明の増幅装置において、ＭＯＳトランジスタＭ１３，Ｍ２３およびＭ２６の何れかのＭＯＳトランジスタの個数が可変であるのが好適である。また、増幅部の抵抗器Ｒ１１，Ｒ１２の抵抗値とバイアス電位付与部の抵抗器Ｒ２の抵抗値との比か可変であるのも好適である。

本発明の増幅装置は、バイアス電位付与部のＭＯＳトランジスタＭ２３のゲートと増幅部のＭＯＳトランジスタＭ１３のゲートとの間に設けられたローパスフィルタを更に備えるのが好適である。

本発明の増幅装置において、増幅部は、(a) 抵抗器Ｒ１１を介して第１電位供給端に接続されたドレインを有する第１導電型のＭＯＳトランジスタＭ１４と、抵抗器Ｒ１２を介して第１電位供給端に接続されたドレインを有する第１導電型のＭＯＳトランジスタＭ１５と、ＭＯＳトランジスタＭ１４，Ｍ１５それぞれのソースと第２電位供給端との間に設けられた第１導電型のＭＯＳトランジスタＭ１６と、を更に含み、(b) ＭＯＳトランジスタＭ１３，Ｍ１６のゲートが互いに接続されているのが好適である。この場合、本発明の増幅装置において、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ１５，Ｍ２１，Ｍ２２それぞれを構成するＭＯＳトランジスタのβが互いに等しい。また、ＭＯＳトランジスタＭ１４，Ｍ１５それぞれのゲートが一定の電位とされるのが好適である。或いは、ＭＯＳトランジスタＭ１１，Ｍ１５それぞれのゲートが互いに接続され、ＭＯＳトランジスタＭ１２，Ｍ１４それぞれのゲートが互いに接続されているのも好適である。

なお、第１導電型のＭＯＳトランジスタおよび第２導電型のＭＯＳトランジスタのうち、一方はＮＭＯＳトランジスタであり、他方はＰＭＯＳトランジスタである。第１電位供給端および第２電位供給端のうち、一方は電源電位供給端であり、他方は接地電位供給端である。

本発明によれば、所望の利得を有するように設計することが容易な増幅装置を提供することができる。

図１は、比較例の増幅装置２の構成を示す図である。図２は、第１実施形態の増幅装置１Ａの構成を示す図である。図３は、抵抗値が可変である抵抗器Ｒ１１の第１構成例を示す図である。図４は、抵抗値が可変である抵抗器Ｒ１１の第２構成例を示す図である。図５は、並列配置の個数が可変であるＭＯＳトランジスタＭ１３の構成例を示す図である。図６は、第２実施形態の増幅装置１Ｂの構成を示す図である。図７は、第３実施形態の増幅装置１Ｃの構成を示す図である。図８は、第４実施形態の増幅装置１Ｄの構成を示す図である。図９は、第５実施形態の増幅装置１Ｅの構成を示す図である。図１０は、第６実施形態の増幅装置１Ｆの構成を示す図である。図１１は、変形例の増幅装置１Ｇの構成を示す図である。

以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。以下では、比較例の増幅装置の構成について説明した後に、実施形態の増幅装置の構成について説明する。

（比較例）
図１は、比較例の増幅装置２の構成を示す図である。増幅装置２は、増幅部１０およびバイアス電位付与部２０Ｘを備える。

増幅部１０は、入力差動対を構成するＭＯＳトランジスタＭ１１，Ｍ１２と、抵抗器Ｒ１１，Ｒ１２と、電流源として作用するＭＯＳトランジスタＭ１３とを含む。ＭＯＳトランジスタＭ１１，Ｍ１２は、同一設計のＮＭＯＳトランジスタであり、同一の特性を有する。ＭＯＳトランジスタＭ１３もＮＭＯＳトランジスタである。抵抗器Ｒ１１，Ｒ１２それぞれの抵抗値は互いに等しい。

ＭＯＳトランジスタＭ１１のドレインは、抵抗器Ｒ１１を介して電源電位供給端に接続されている。ＭＯＳトランジスタＭ１２のドレインは、抵抗器Ｒ１２を介して電源電位供給端に接続されている。ＭＯＳトランジスタＭ１１，Ｍ１２それぞれのソースは、ＭＯＳトランジスタＭ１３のドレインに接続されている。ＭＯＳトランジスタＭ１３のソースは接地電位供給端に接続されている。

バイアス電位付与部２０Ｘは、ＭＯＳトランジスタＭ２３と抵抗器Ｒ２とを含み、増幅部１０のＭＯＳトランジスタＭ１３のゲートにバイアス電位を与える。ＭＯＳトランジスタＭ２３はＮＭＯＳトランジスタである。ＭＯＳトランジスタＭ２３のドレインは、ＭＯＳトランジスタＭ２３のゲートに接続されているとともに、抵抗器Ｒ２を介して電源電位供給端に接続されている。ＭＯＳトランジスタＭ２３のソースは接地電位供給端に接続されている。バイアス電位付与部２０ＸのＭＯＳトランジスタＭ２３のゲートは、増幅部１０のＭＯＳトランジスタＭ１３のゲートに接続されている。

バイアス電位付与部２０Ｘにより増幅部１０のＭＯＳトランジスタＭ１３のゲートにバイアス電位が与えられて、ＭＯＳトランジスタＭ１３は電流源として作用し、増幅部１０は増幅動作をすることができる。ＭＯＳトランジスタＭ１１，Ｍ１２それぞれのゲートに差動信号が入力され、増幅された差動信号がＭＯＳトランジスタＭ１１，Ｍ１２それぞれのドレインから出力される。

ＭＯＳトランジスタＭ１１，Ｍ１２のトランスコンダクタンスをｇ_ｍとし、抵抗器Ｒ１１，Ｒ１２の抵抗値をＲとすると、増幅部１０の利得Ｇは下記（１）式で表される。ＭＯＳトランジスタＭ１３に流れる電流をＩとすると、トランスコンダクタンスｇ_ｍは下記（２）式で表される。ＭＯＳトランジスタの電荷移動度をμとし、ＭＯＳトランジスタの単位面積あたりのゲート酸化膜容量をＣ_oxとし、ゲート長をＬとし、ゲート幅をＷとすると、（２）式に現れるβは下記（３）式で表される。

ＭＯＳトランジスタＭ２３，Ｍ１３はカレントミラーの関係を有している。したがって、ＭＯＳトランジスタＭ１３に流れる電流Ｉは、ＭＯＳトランジスタＭ２３に流れる電流と等しい。電源電位をＶDDとし、抵抗器Ｒ２の抵抗値をＲとし、ＭＯＳトランジスタＭ２３の閾値電圧をＶｔとすると、ＭＯＳトランジスタＭ２３に流れる電流（すなわち、ＭＯＳトランジスタＭ１３に流れる電流Ｉ）は、下記（４）式で表される。したがって、利得Ｇは下記（５）式で表される。

この増幅装置２では、通常、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ２３それぞれは、増幅部１０およびバイアス電位付与部２０Ｘそれぞれの要求仕様に基づいて、所要の特性を有するように適切に設計される。すなわち、ＭＯＳトランジスタＭ１３，Ｍ２３は、カレントミラー回路を構成するものであることから、トランスコンダクタンスが小さいのが好ましい。これに対して、ＭＯＳトランジスタＭ１１，Ｍ１２は、入力作動対を構成するものであることから、トランスコンダクタンスが大きいのが好ましい。例えば、トランスコンダクタンスを小さくする場合は、（３）式から、ＭＯＳトランジスタのゲート長Ｌを大きくし、または、ゲート幅Ｗを小さくする。トランスコンダクタンスを大きくする場合は、ＭＯＳトランジスタのゲート長Ｌを小さくし、または、ゲート幅Ｗを大きくする。したがって、ＭＯＳトランジスタＭ１３，Ｍ２３それぞれのβは互いに異なることから、増幅装置２は、所望の利得Ｇを有するように設計することは容易でない。

（第１実施形態）
図２は、第１実施形態の増幅装置１Ａの構成を示す図である。増幅装置１Ａは、増幅部１０およびバイアス電位付与部２０を備える。この増幅装置１Ａの増幅部１０は、比較例の増幅装置２の増幅部１０の構成と同じ構成を有する。

バイアス電位付与部２０は、ＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ２５，Ｍ２６と、抵抗器Ｒ２とを含む。ＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ２３は、ＮＭＯＳトランジスタである。ＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６は、ＰＭＯＳトランジスタである。ＭＯＳトランジスタＭ２１，Ｍ２３それぞれのソースは、接地電位供給端に接続されている。ＭＯＳトランジスタＭ２２のソースは、抵抗器Ｒ２を介して接地電位供給端に接続されている。ＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６それぞれのソースは、電源電位供給端に接続されている。

ＭＯＳトランジスタＭ２１，Ｍ２２それぞれのゲートおよびＭＯＳトランジスタＭ２１，Ｍ２４それぞれのドレインは、互いに接続されている。ＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６それぞれのゲートおよびＭＯＳトランジスタＭ２２，Ｍ２５それぞれのドレインは、互いに接続されている。ＭＯＳトランジスタＭ２３のゲートおよびＭＯＳトランジスタＭ２３，Ｍ２６それぞれのドレインは、互いに接続されている。ＭＯＳトランジスタＭ２３のゲートは、増幅部１０のＭＯＳトランジスタＭ１３のゲートに接続されている。

抵抗器Ｒ１１，Ｒ１２，Ｒ２それぞれは、抵抗値が固定であってもよいし、抵抗値が可変であってもよい。図３に示される第１構成例の抵抗器Ｒ１１は、抵抗器ＲとスイッチＳＷとが直列に接続されたものを１組として、複数組が並列に設けられた構成を有している。図４に示される第２構成例の抵抗器Ｒ１１は、複数の抵抗器Ｒが直列に接続されており、その一端と抵抗器Ｒの接続点との間にスイッチＳＷが設けられた構成を有している。何れの構成例においても、各スイッチのオン／オフが制御信号Rctl_1～Rctl_nにより設定されることで、抵抗器Ｒ１１の抵抗値が設定される。各スイッチは、ＭＯＳトランジスタにより構成され得る。他の抵抗器についても同様である。

ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ１３，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ２５，Ｍ２６それぞれは、１個のＭＯＳトランジスタで構成されてもよいし、同一設計の複数個のＭＯＳトランジスタが並列配置された構成であってもよい。また、並列配置の場合には、その個数が可変であってもよい。図５は、並列配置の個数が可変であるＭＯＳトランジスタＭ１３の構成例を示す図である。この構成例では、ＭＯＳトランジスタＭ１３は、ＭＯＳトランジスタＭ、インバータＩＮＶおよびスイッチＳＷ１，ＳＷ２を含む単位回路を複数個並列配置した構成を有する。各単位回路において、ＭＯＳトランジスタＭのゲートは、スイッチＳＷ１を介してＭＯＳトランジスタＭ２３のゲートに接続され、スイッチＳＷ２を介して接地電位供給端に接続されている。各単位回路において、スイッチＳＷ１は、制御信号によりオン／オフが設定され、スイッチＳＷ２は、制御信号を入力するインバータＩＮＶから出力される論理反転信号によりオン／オフが設定される。各スイッチは、ＭＯＳトランジスタにより構成され得る。各単位回路のＭＯＳトランジスタＭのドレインは共通に接続され、各単位回路のＭＯＳトランジスタＭのソースは共通に接続されている。各単位回路のスイッチＳＷ１，ＳＷ２のオン／オフが制御信号Mctl_1～Mctl_nにより設定されることで、ＭＯＳトランジスタＭ１３を構成するＭＯＳトランジスタＭの個数が設定される。他のＭＯＳトランジスタについても同様である。

以下では、ＭＯＳトランジスタＭ２１，Ｍ２３それぞれは１個のＭＯＳトランジスタで構成されるとする。ＭＯＳトランジスタＭ２２は同一設計のＫ個のＭＯＳトランジスタが並列配置された構成であるとする。また、ＭＯＳトランジスタＭ１３は同一設計のＮ個のＭＯＳトランジスタが並列配置された構成であるとする。Ｋは２以上の整数であり、Ｎは１以上の整数である。

ＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ２４，Ｍ２５，Ｍ２６および抵抗器Ｒ２はベータマルチプライヤの構成を有する。抵抗器Ｒ１１，Ｒ１２の抵抗値をＲ_１とし、抵抗器Ｒ２の抵抗値をＲ_２とする。ＭＯＳトランジスタＭ１１，Ｍ１２のβをβ_１とし、ＭＯＳトランジスタＭ２１，Ｍ２２のβをβ_２とする。このとき、ＭＯＳトランジスタＭ１３に流れる電流Ｉは下記（６）式で表される。（１）式、（２）式および（６）式から、利得Ｇは下記（７）式で表される。β_１とβ_２とが互いに等しいとすると、この（７）式は下記（８）式となる。この（８）式は、ＭＯＳトランジスタのβに依存しない。

従来では、β_１とβ_２とが互いに異なっていたことから、（７）式においてβの変動の影響を排除することができない。これに対して、本実施形態では、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２それぞれを構成するＭＯＳトランジスタのβを互いに等しくすることで、βの変動の影響を排除することができる。一方で、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２それぞれを構成するＭＯＳトランジスタのβは、ＭＯＳトランジスタＭ１３，Ｍ２３それぞれを構成するＭＯＳトランジスタのβと異ならせることができる。

なお、上記（３）式で表されるとおり、ＭＯＳトランジスタのゲート長Ｌ及びゲート幅Ｗ等により、該ＭＯＳトランジスタのβの値を調整することができる。βの定義は他にもあるが、何れにしてもβはμＣ_oxＬ／Ｗに応じた値である。

従来の設計思想では、バイアス電位付与部２０のＭＯＳトランジスタＭ２１，Ｍ２２は、電流源として用いられることから、チャネル長変調効果に因る電流誤差の影響を低減する為に、ゲート長が大きいものが用いられる。一方、増幅部１０のＭＯＳトランジスタＭ１１，Ｍ１２は、高速動作やトランスコンダクタンスを大きくする目的で、ゲート長が最小なものが用いられる。このように、ＭＯＳトランジスタＭ２１，Ｍ２２とＭＯＳトランジスタＭ１１，Ｍ１２とは、要求される性能が異なるので、従来では同一の構成とされることはない。

これに対して、本実施形態では、従来の設計思想とは異なり、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２それぞれを構成するＭＯＳトランジスタのβを互いに等しくすることにより、ベータマルチプライヤの性能が幾らか劣化するものの、所望の利得を有するように設計することが容易な増幅装置とすることができる。

また、上記（８）式から分かるとおり、ＭＯＳトランジスタＭ２２を構成するＭＯＳトランジスタの個数Ｋ、ＭＯＳトランジスタＭ１３を構成するＭＯＳトランジスタの個数Ｎ、および、抵抗器Ｒ１１，Ｒ１２の抵抗値Ｒ_１と抵抗器Ｒ２の抵抗値Ｒ_２との比（Ｒ_１／Ｒ_２）のうちの何れかを可変とすることで、利得Ｇを可変とすることができる。

比較例の増幅装置２および本実施形態の増幅装置１Ａについてシミュレーションを行って、ＭＯＳトランジスタの閾値電圧Ｖｔを様々な値に設定したときの利得Ｇの変動幅を求めた。その結果、比較例の増幅装置２では、利得が５.７ｄＢ～８.３ｄＢの範囲で変動し、利得の変動幅は２.６ｄＢであった。これに対して、本実施形態の増幅装置１Ａでは、利得が５.８ｄＢ～７.３ｄＢの範囲で変動し、利得の変動幅は１.５ｄＢであった。このように、比較例の増幅装置２と比べて、本実施形態の増幅装置１Ａは、所望の利得を有するように設計することが容易である。

（第２実施形態）
図６は、第２実施形態の増幅装置１Ｂの構成を示す図である。第１実施形態の増幅装置１Ａの構成と比べると、第２実施形態の増幅装置１Ｂは、ローパスフィルタ３０Ｂを更に備える点で相違する。

ローパスフィルタ３０Ｂは、バイアス電位付与部２０のＭＯＳトランジスタＭ２３のゲートと増幅部１０のＭＯＳトランジスタＭ１３のゲートとの間に設けられている。ローパスフィルタ３０Ｂは、抵抗器Ｒ３および容量素子Ｃ３を含む。抵抗器Ｒ３は、ＭＯＳトランジスタＭ２３のゲートとＭＯＳトランジスタＭ１３のゲートとの間に設けられている。容量素子Ｃ３は、ＭＯＳトランジスタＭ１３のゲートと接地電位供給端との間に設けられている。

本実施形態の増幅装置１Ｂは、電源電圧が高周波数で変動した場合であっても、ＭＯＳトランジスタＭ１３のゲートに与えられるバイアス電位の変動を抑制することができるので、安定した増幅動作をすることができる。

第１実施形態の増幅装置１Ａおよび第２実施形態の増幅装置１Ｂについてシミュレーションを行って、ＰＳＲＲ（Power Supply Rejection Ratio）を比較した。ＰＳＲＲは、回路に供給される電源電圧に変動（リップル）があるときに該回路が電源電圧の変動を除去できる能力であり、値が小さいほど好ましい。第１実施形態の増幅装置１ＡではＰＳＲＲの最悪値は１.７ｄＢであった。これに対して、第２実施形態の増幅装置１ＢではＰＳＲＲの最悪値は－５.９ｄＢであった。このように、第１実施形態の増幅装置１Ａと比べて、第２実施形態の増幅装置１Ｂは、ローパスフィルタ３０Ａを備えていることにより、ＰＳＲＲを小さくすることができる。

（第３実施形態）
図７は、第３実施形態の増幅装置１Ｃの構成を示す図である。第１実施形態の増幅装置１Ａの構成と比べると、第３実施形態の増幅装置１Ｃは、ローパスフィルタ３０Ｃを更に備える点で相違する。

ローパスフィルタ３０Ｃは、バイアス電位付与部２０のＭＯＳトランジスタＭ２３のゲートと増幅部１０のＭＯＳトランジスタＭ１３のゲートとの間に設けられている。ローパスフィルタ３０Ｃは、ＭＯＳトランジスタＭ３および容量素子Ｃ３を含む。ＭＯＳトランジスタＭ３は、ＭＯＳトランジスタＭ２３のゲートとＭＯＳトランジスタＭ１３のゲートとの間に設けられている。ＭＯＳトランジスタＭ３は、ゲートにバイアス電位が与えられて抵抗器として用いられる。容量素子Ｃ３は、ＭＯＳトランジスタＭ１３のゲートと接地電位供給端との間に設けられている。

本実施形態の増幅装置１Ｃも、電源電圧が高周波数で変動した場合であっても、ＭＯＳトランジスタＭ１３のゲートに与えられるバイアス電位の変動を抑制することができるので、安定した増幅動作をすることができる。また、ＭＯＳトランジスタＭ３が抵抗器として用いられていることにより、小さい回路面積で大きな抵抗値を実現することができるので、ローパスフィルタ３０Ｂの特性を所望のものとすることができる。

（第４実施形態）
図８は、第４実施形態の増幅装置１Ｄの構成を示す図である。第１実施形態の増幅装置１Ａの構成と比べると、第４実施形態の増幅装置１Ｄは、増幅部１０に替えて増幅部１０Ｄを備える点で相違する。第１実施形態における増幅部１０と比べると、第４実施形態における増幅部１０Ｄは、ＭＯＳトランジスタＭ１４，Ｍ１５，Ｍ１６を更に含む点で相違する。

増幅部１０Ｄはギルバートセルの構成を有する。ＭＯＳトランジスタＭ１４，Ｍ１５，Ｍ１６は、ＮＭＯＳトランジスタである。ＭＯＳトランジスタＭ１４，Ｍ１５は入力作動対を構成している。ＭＯＳトランジスタＭ１４のドレインは、抵抗器Ｒ１１を介して電源電位供給端に接続されている。ＭＯＳトランジスタＭ１５のドレインは、抵抗器Ｒ１２を介して電源電位供給端に接続されている。ＭＯＳトランジスタＭ１６は、ＭＯＳトランジスタＭ１４，Ｍ１５それぞれのソースと接地電位供給端との間に設けられている。ＭＯＳトランジスタＭ１３，Ｍ１６のゲートは互いに接続されている。ＭＯＳトランジスタＭ１４，Ｍ１５それぞれのゲートは一定の電位が与えられる。

ＭＯＳトランジスタＭ１４，Ｍ１５，Ｍ１６それぞれも、１個のＭＯＳトランジスタで構成されてもよいし、同一設計の複数個のＭＯＳトランジスタが並列配置された構成であってもよい。以下では、ＭＯＳトランジスタＭ１６は同一設計のＭ個のＭＯＳトランジスタが並列配置された構成であるとする。Ｍは１以上の整数である。

本実施形態では、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ１５，Ｍ２１，Ｍ２２それぞれを構成するＭＯＳトランジスタのβを互いに等しくすることにより、所望の利得を有するように設計することが容易な増幅装置とすることができる。

ＭＯＳトランジスタＭ１３を構成するＭＯＳトランジスタの個数Ｎと、ＭＯＳトランジスタＭ１６を構成するＭＯＳトランジスタの個数Ｍと、の和Ｌ（＝Ｎ＋Ｍ）を一定にする。このようにすることで、利得Ｇを変更した場合であっても、電流Ｉを一定にすることができる。これにより、出力される差動信号のコモン電圧Ｖcm（下記（９）式）の変動を抑制することができる。

（第５実施形態）
図９は、第５実施形態の増幅装置１Ｅの構成を示す図である。第４実施形態の増幅装置１Ｄの構成と比べると、第５実施形態の増幅装置１Ｅは、増幅部１０Ｄに替えて増幅部１０Ｅを備える点で相違する。第４実施形態における増幅部１０Ｄと比べると、第５実施形態における増幅部１０Ｅは、ＭＯＳトランジスタＭ１１，Ｍ１５それぞれのゲートが互いに接続されている点、および、ＭＯＳトランジスタＭ１２，Ｍ１４それぞれのゲートが互いに接続されている点で相違する。その結果、ＭＯＳトランジスタＭ１４，Ｍ１５それぞれのゲートにも差動信号が入力される。

本実施形態でも、和Ｌ（＝Ｎ＋Ｍ）を一定にすることで、利得Ｇを変更した場合であっても、電流Ｉを一定にすることができる。これにより、出力される差動信号のコモン電圧Ｖcmの変動を抑制することができる。

本実施形態では、ＭＯＳトランジスタＭ１１，Ｍ１２のトランスコンダクタンスをｇ_mmとし、ＭＯＳトランジスタＭ１４，Ｍ１５のトランスコンダクタンスをｇ_msとすると、利得Ｇは下記（１０）式で表される。ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ１５それぞれを構成する個々のＭＯＳトランジスタのトランスコンダクタンスをｇ_ｍとすると、ｇ_mmは下記（１１）式で表され、ｇ_msは下記（１２）式で表される。したがって、（１０）式は下記（１３）式となる。

ＮとＭとが互いに等しい場合を除いて、ＮおよびＭそれぞれを調整することにより、利得Ｇの調整の幅を大きくすることができる。Ｎ，Ｍのうち何れが大きくてもよく、利得Ｇを正負に亘って調整することができる。

第４実施形態の増幅装置１Ｄでは、ＭＯＳトランジスタＭ１４，Ｍ１５それぞれのゲートに一定の電位を供給する回路が必要であるのに対して、第５実施形態の増幅装置１Ｅでは、このような一定電位供給回路が不要であるので、この点で回路規模を小さくすることができる。

（第６実施形態）
図１０は、第６実施形態の増幅装置１Ｆの構成を示す図である。第５実施形態の増幅装置１Ｅの構成と比べると、第６実施形態の増幅装置１Ｆは、増幅部１０Ｅに替えて増幅部１０Ｆを備える点で相違する。第５実施形態における増幅部１０Ｅと比べると、第６実施形態における増幅部１０Ｆは、インダクタＬ１１，Ｌ１２を更に含む点で相違する。

インダクタＬ１１は、抵抗器Ｒ１１と電源電位供給端との間に設けられている。インダクタＬ１２は、抵抗器Ｒ１２と電源電位供給端との間に設けられている。増幅部１０Ｆは、インダクタＬ１１，Ｌ１２を含むことにより、利得を有する周波数帯域を高周波側へ拡大することができる。

（変形例）
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。例えば、第４～第６の実施形態の構成において、バイアス電位付与部と増幅部との間に、ローパスフィルタ３０Ｂまたはローパスフィルタ３０Ｃが設けられてもよい。第１～第５の実施形態の構成において、増幅部にインダクタＬ１１，Ｌ１２が設けられてもよい。

第１～第６の実施形態の構成に対してＮＭＯＳトランジスタとＰＭＯＳトランジスタとを入れ替えた構成とすることもできる。図１１に示される増幅装置１Ｇは、第１実施形態の増幅装置１Ａに対して、各ＭＯＳトランジスタの導電型を入れ替えた構成としたものである。この増幅装置１Ｇでは、増幅部１０Ｇ内のＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１３、および、バイアス電位付与部２０Ｇ内のＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ２３は、ＰＭＯＳトランジスタである。バイアス電位付与部２０Ｇ内のＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６は、ＮＭＯＳトランジスタである。この場合にも、ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２それぞれを構成するＭＯＳトランジスタのβを互いに等しくすることにより、所望の利得を有するように設計することが容易な増幅装置とすることができる。

１Ａ～１Ｇ…増幅装置、１０，１０Ｄ，１０Ｅ，１０Ｆ，１０Ｇ…増幅部、２０，２０Ｇ…バイアス電位付与部、３０Ｂ，３０Ｃ…ローパスフィルタ、Ｃ３…容量素子、Ｌ１１．Ｌ１２…インダクタ、Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ２５，Ｍ２６，Ｍ３…ＭＯＳトランジスタ、Ｒ１１，Ｒ１２，Ｒ２，Ｒ３…抵抗器。

Claims

入力差動対を構成する第１導電型のＭＯＳトランジスタＭ１１，Ｍ１２と、ＭＯＳトランジスタＭ１１のドレインと第１電位供給端との間に設けられた抵抗器Ｒ１１と、ＭＯＳトランジスタＭ１２のドレインと第１電位供給端との間に設けられた抵抗器Ｒ１２と、ＭＯＳトランジスタＭ１１，Ｍ１２それぞれのソースと第２電位供給端との間に設けられた第１導電型のＭＯＳトランジスタＭ１３と、を含む増幅部と、
前記増幅部のＭＯＳトランジスタＭ１３のゲートにバイアス電位を与えるバイアス電位付与部と、
を備え、
前記バイアス電位付与部は、
第１導電型のＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ２３と、第２導電型のＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６と、抵抗器Ｒ２とを含み、
ＭＯＳトランジスタＭ２１，Ｍ２３それぞれのソースが第２電位供給端に接続され、
ＭＯＳトランジスタＭ２２のソースが抵抗器Ｒ２を介して第２電位供給端に接続され、
ＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６それぞれのソースが第１電位供給端に接続され、
ＭＯＳトランジスタＭ２１，Ｍ２２それぞれのゲートおよびＭＯＳトランジスタＭ２１，Ｍ２４それぞれのドレインが互いに接続され、
ＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６それぞれのゲートおよびＭＯＳトランジスタＭ２２，Ｍ２５それぞれのドレインが互いに接続され、
ＭＯＳトランジスタＭ２３のゲートおよびＭＯＳトランジスタＭ２３，Ｍ２６それぞれのドレインが互いに接続され、
ＭＯＳトランジスタＭ２３のゲートが前記増幅部のＭＯＳトランジスタＭ１３のゲートに接続され、
ＭＯＳトランジスタＭ２２が、同一設計の複数個のＭＯＳトランジスタが並列配置された構成であり、
ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２それぞれを構成するＭＯＳトランジスタのβは、互いに等しく、ＭＯＳトランジスタＭ１３，Ｍ２３それぞれを構成するＭＯＳトランジスタのβと異なる、
増幅装置。
ＭＯＳトランジスタＭ１３，Ｍ２３およびＭ２６の何れかのＭＯＳトランジスタを構成するＭＯＳトランジスタの個数が可変である、
請求項１に記載の増幅装置。
前記増幅部の抵抗器Ｒ１１，Ｒ１２の抵抗値と前記バイアス電位付与部の抵抗器Ｒ２の抵抗値との比か可変である、
請求項１または２に記載の増幅装置。
前記バイアス電位付与部のＭＯＳトランジスタＭ２３のゲートと前記増幅部のＭＯＳトランジスタＭ１３のゲートとの間に設けられたローパスフィルタを更に備える、
請求項１～３の何れか１項に記載の増幅装置。
前記増幅部は、抵抗器Ｒ１１を介して第１電位供給端に接続されたドレインを有する第１導電型のＭＯＳトランジスタＭ１４と、抵抗器Ｒ１２を介して第１電位供給端に接続されたドレインを有する第１導電型のＭＯＳトランジスタＭ１５と、ＭＯＳトランジスタＭ１４，Ｍ１５それぞれのソースと第２電位供給端との間に設けられた第１導電型のＭＯＳトランジスタＭ１６と、を更に含み、ＭＯＳトランジスタＭ１３，Ｍ１６のゲートが互いに接続されており、
ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ１５，Ｍ２１，Ｍ２２それぞれを構成するＭＯＳトランジスタのβが互いに等しく、
ＭＯＳトランジスタＭ１４，Ｍ１５それぞれのゲートが一定の電位とされる、
請求項１～４の何れか１項に記載の増幅装置。
前記増幅部は、抵抗器Ｒ１１を介して第１電位供給端に接続されたドレインを有する第１導電型のＭＯＳトランジスタＭ１４と、抵抗器Ｒ１２を介して第１電位供給端に接続されたドレインを有する第１導電型のＭＯＳトランジスタＭ１５と、ＭＯＳトランジスタＭ１４，Ｍ１５それぞれのソースと第２電位供給端との間に設けられた第１導電型のＭＯＳトランジスタＭ１６と、を更に含み、ＭＯＳトランジスタＭ１３，Ｍ１６のゲートが互いに接続されており、
ＭＯＳトランジスタＭ１１，Ｍ１２，Ｍ１４，Ｍ１５，Ｍ２１，Ｍ２２それぞれを構成するＭＯＳトランジスタのβが互いに等しく、
ＭＯＳトランジスタＭ１１，Ｍ１５それぞれのゲートが互いに接続され、
ＭＯＳトランジスタＭ１２，Ｍ１４それぞれのゲートが互いに接続されている、
請求項１～４の何れか１項に記載の増幅装置。