JP7509345B2 - 機能が安全なスイッチ量出力モジュール及び診断処理方法 - Google Patents

Description

関連出願の相互参照
本出願は、２０２０年１２月２９日にて出願された、出願番号が２０２０１１５８７８２２．６であって、発明の名称が「機能が安全なスイッチ量出力モジュール及び診断処理方法」である中国特許出願に基づく優先権を主張し、その全内容が本出願に援用される。

本出願は、工業自動制御の技術的分野に関し、特に機能が安全なスイッチ量出力モジュール及び診断処理方法に関する。

工業現場のスイッチ量出力制御システムは、ＤＣＳ、ＳＩＳ等の工業制御システムで最も主要な１つの入力アセンブリである。関連技術における、機能安全に関連する大部分のスイッチ量出力モジュールについて２ＯＯ３アーキテクチャが採用され、このアーキテクチャは大量なハードウェアで構築して実現する必要があり、このアーキテクチャに応じて設計された製品は一般的にコストが高くて体積が大きく、実際の適用において取付空間及びコストに要求がある場合、２ＯＯ３アーキテクチャの製品に制限性がある。

技術が日々成熟していくに伴い、ＳＩＳの製品設計は、より小さい体積、及びより低いコストの方に向かっており、より多くの設計は、１ＯＯ２Ｄ、１ＯＯ２、または１ＯＯ１Ｄ等のアーキテクチャを採用し始める。

１ＯＯ２Ｄのアーキテクチャの採用は、図１に示すようにする。該設計において、２チャネル、２ＣＰＵを採用してそれぞれ出力を制御し、それぞれチャネルの診断データを読み取るが、該方案における２つのチャネルは、必要な情報インタラクションが欠如し、仮にそのうちの１つのチャネルが、故障が発生して出力回路を遮断できなければ、故障が現れないチャネルのＣＰＵユニットは、診断情報を取得して遮断のフェイルセーフを実行することができず、相対的に独立してインタラクションが欠如する両チャネルの設計には、一定の潜在的なリスクが存在する。

１ＯＯ１Ｄアーキテクチャを採用する設計は、図２に示すようである。該設計は、１つのＣＰＵユニットが１つの出力ユニットを制御することに加えて、１つの診断ユニットを追加し、診断ユニット及び出力ユニットはそれぞれ１つのスイッチを制御し、２つのスイッチは直列に接続されており、診断ユニットは、出力ユニットを診断するとともに情報をＣＰＵへ発信することができ、故障が発生した時にそれが制御するスイッチのフェイルセーフを遮断することもできるが、診断ユニット自体に故障が発生してＣＰＵへ確実な診断情報を提供できない場合、モジュール全体に潜在的な安全リスクが存在する。

本出願は、スイッチ量出力モジュールの２出力チャネルにインタラクションの設計が欠如すること、及び診断ユニット自体に故障が発生してＣＰＵへ確実な診断情報を提供できないことを解決することを目的とし、２つの出力回路の間にインタラクション診断の措置を増やすとともに、ＣＰＵと出力回路との間の通信を遮断することで出力を遮断することを増やし、モジュールの安全性能を向上させ、モジュールのフェイルセーフを確保し、機能が安全であることを満たすと同時に開発コストを低減して製品の体積を小さくする。

本出願の第１つの態様は機能が安全なスイッチ量出力モジュールを提供し、ＣＰＵユニットと、それぞれＣＰＵユニットに結合された第１出力ユニット及び第２出力ユニットとを含み、前記ＣＰＵユニットは、第１出力ユニットまたは第２出力ユニットへ通信データを送信するとともに、受信された第１出力ユニットまたは第２出力ユニットからフィードバックされた診断データに基づいて故障情報を出力することにより、第１出力ユニットまたは第２出力ユニットのフェイルセーフを制御し、前記第１出力ユニットまたは第２出力ユニットは少なくとも、順次結合されたロジック回路、駆動回路、チェックバック回路及び出力スイッチと、駆動回路に結合された電源電圧検出回路とを含み、第１出力ユニットの出力スイッチＳＷ１と第２出力ユニットの出力スイッチＳＷ２とは直列に接続されており、前記ロジック回路の入力端は、ＣＰＵユニットから送信された通信データを入力するとともに駆動回路に出力し、もう１つの出力ユニットの電源電圧検出回路から出力された故障信号を受信し、ＣＰＵユニットと駆動回路との間の通信のオンオフを制御し、
前記駆動回路は、ＣＰＵユニットから送信された通信データを受信し検証するとともに検証に合格した後に通信データ情報に応じて出力スイッチのオフまたはオンを制御し、チェックバック回路の出力状態及び出力スイッチの線路診断情報を収集し、前記チェックバック回路は、スイッチの出力状態を検出してそれを駆動回路に送信し、前記電源電圧検出回路は、駆動回路の電源電圧を検出するとともに、検出電圧に基づいて制御信号をもう１つの出力ユニットのロジック回路に送信する。

さらに、前記出力ユニットはさらに、駆動回路に結合されたモニタ回路を含み、前記モニタ回路は、駆動回路からデータ検証後に出力された信号を受信するとともに、制御信号を出力して駆動回路が開通または遮断の信号を出力するように制御することにより、出力スイッチのオフまたはオンを制御する。

さらに、前記駆動回路のデータ検証に失敗した場合、パルス信号をモニタ回路に出力しないことにより、モニタ回路が低レベル信号を駆動回路に出力するように制御し、前記駆動回路のデータ検証に成功した後、パルス信号をモニタ回路に送信することにより、モニタ回路の出力状態をそのまま保つように制御する。

さらに、前記モニタ回路は、単安定フリップフロップ回路を含むが、これに限定されない。

さらに、前記ロジック回路は少なくともロジックゲートチップとロジックデバイスとを含み、前記ロジックゲートチップの入力端は、ＣＰＵユニットから送信された通信データを入力し、ロジックゲートチップで変換された後の通信データを駆動回路に出力し、前記ロジックデバイスは、もう１つの出力ユニットの駆動回路の電源故障信号を受信することにより、この出力ユニットのロジックゲートチップのオンオフを制御する。

さらに、前記ＣＰＵユニットはさらに、ＣＰＵユニットの内部故障の信号をロジックデバイスに発信することにより、ロジックゲートチップによりＣＰＵユニットと駆動回路との間の通信をオフするように制御する。

さらに、前記出力スイッチＳＷ１及び出力スイッチＳＷ２は、負荷電流検出機能を有するスイッチである。

さらに、前記駆動回路は、ロジックチップＣＰＬＤを含むが、これに限定されない。

本出願の第２つの態様は、機能が安全なスイッチ量出力モジュールに基づく診断処理方法を提供し、少なくとも出力スイッチ故障に基づいて診断処理を行うステップを含み、具体的には、
Ｓ１、プリセット状態に応じて出力スイッチＳＷ１及び出力スイッチＳＷ２の出力状態を周期的に制御するステップと、
Ｓ２、チェックバック回路が検出した出力状態をリードバックするステップと、
Ｓ３、１つの周期内にリードバックされた実際のチェックバック結果とプリセットされたチェックバック結果とを比較し、比較結果に基づいて、出力スイッチＳＷ１及び出力スイッチＳＷ２の出力を遮断するか否かを判断するステップと、を含む。

さらに、前記ステップＳ３は具体的には、
Ｓ３１、ＣＰＵユニットの実際のチェックバック結果とプリセットされたチェックバック結果とが同じである場合、ステップＳ１～Ｓ３を繰り返してスイッチの出力状態を診断するステップと、
Ｓ３２、ＣＰＵユニットの実際のチェックバック結果とプリセットされたチェックバック結果とが一致しない場合、ＣＰＵユニットは、２つの駆動回路が同時に出力スイッチＳＷ１及び出力スイッチＳＷ２の出力を遮断するように制御するステップと、を含む。

さらに、診断処理方法はさらに、通信故障に基づく診断処理を含み、具体的には、ＣＰＵユニットと駆動回路との間の通信データの検証に基づいて、検査に合格した後の通信データ情報に基づいて出力スイッチの出力を制御するステップを含む。

さらに、診断処理方法はさらに、ＣＰＵユニットの内部故障に基づく診断処理を含み、具体的には、ＣＰＵユニットの内部のソフトウェアまたはハードウェアの故障に基づいて故障信号をロジック回路に発信することにより、通信のオンオフを制御するステップを含む。

さらに、診断処理方法はさらに、電源故障に基づく診断処理を含み、具体的には、検出された電源故障に基づいて、もう１つの出力ユニットの駆動回路とＣＰＵユニットとの間が通信をオフにするように制御することにより、出力スイッチの出力を制御するステップを含む。

さらに、診断処理方法はさらに、線路故障に基づく診断処理を含み、具体的には、ＣＰＵユニットがリードバックした、出力スイッチによって検出された負荷電流とプリセットしきい値とを比較し、比較結果に応じて出力スイッチの出力を制御するステップを含む。

本出願の有益な技術的効果は次のとおりである。
１、主制御ＣＰＵユニット、及び１ＯＯ２アーキテクチャを構成する２つの出力回路は、本出願の１ＯＯ１Ｄの全体アーキテクチャを構成する。機能が安全であることを満たすことを保証するとともにより小さい体積、より低いコストを実現することができ、狭い空間や過酷な環境での適用を満たす。
２、２つの出力回路の間にインタラクション診断の措置を増やすことにより、１つのチャネルに故障が発生して出力スイッチを遮断できない場合、もう１つが出力スイッチを遮断できることを確保し、製品の安全性能をさらにアップする。
３、ＣＰＵユニットと出力ユニットとの間の通信を遮断することにより、モニタ回路が出力を遮断するというフェイルセーフの仕組みを増やし、ＣＰＵが直接に出力を制御できない際に依然として出力を遮断できることを確保する。
４、モジュールにおける複数の部材が失効したことへの診断処理を有し、方法が簡単で実現しやすく、機能が安全であることを満たす。

ここで説明する図面は、本出願の理解を深めるよう意図されており、本出願の一部を構成する。本出願の例示的実施例およびその説明は、本出願を解釈するよう意図されており、本出願の不適切な限定となるものではない。

１ＯＯ２Ｄアーキテクチャの機能安全デジタル量出力回路の構造ブロック図である。 １ＯＯ１Ｄアーキテクチャの高い診断被覆率の機能安全スイッチ量出力モジュールの構造ブロック図である。 １ＯＯ２アーキテクチャの概略図である。 本出願の実施例の機能安全なスイッチ量出力モジュールの原理ブロック図である。 本出願の実施例における出力スイッチ故障診断処理方法の概略フローチャートである。

本出願をさらに理解するために、以下、実施例を結合して本出願の好ましい実施案を記載するが、これらの記載は、本出願の特徴及び利点をさらに説明するためであり、本出願の特許請求の範囲への制限ではない。

本出願を記載する前に、まず、固有名詞を解釈する。
１ＯＯ２アーキテクチャ：１ＯＯ２アーキテクチャは２つの並列されたチャネルを含み、いずれも安全機能を実行可能である。安全機能の実行に影響を与えない前提で、１つのチャネルに失効が発生することを許容でき、２つのチャネルにともに危険な失効が発生する場合のみ、安全機能の失効を引き起こすことになる。そのアーキテクチャの概略は図３に示すようである。

上記解釈に基づいて、以下、本出願の技術案を詳しく記載する。

図４に示すように、本実施例に記載の機能安全スイッチ量出力モジュールは、ＣＰＵユニットと、それぞれにＣＰＵユニットに結合された第１出力ユニット及び第２出力ユニットとを含む。ＣＰＵユニットは、第１出力ユニットまたは第２出力ユニットへ通信データを送信するとともに、受信された第１出力ユニットまたは第２出力ユニットからフィードバックされた診断データに基づいて故障情報を出力することにより、第１出力ユニットまたは第２出力ユニットのフェイルセーフを制御する。第１出力ユニットまたは第２出力ユニットは少なくとも、順次結合されたロジック回路、駆動回路、チェックバック回路及び出力スイッチと、駆動回路に結合された電源電圧検出回路とを含み、第１出力ユニットの出力スイッチＳＷ１と第２出力ユニットの出力スイッチＳＷ２とは直列に接続されている。ロジック回路の入力端は、ＣＰＵユニットから送信された通信データを入力するとともに駆動回路に出力し、もう１つの出力ユニットの電源電圧検出回路から出力された故障信号を受信し、ＣＰＵユニットと駆動回路との間の通信のオンオフを制御する。駆動回路は、ＣＰＵユニットから送信された通信データを受信し検証するとともに、検証に合格した後に通信データ情報に応じて出力スイッチのオフまたはオンを制御し、チェックバック回路の出力状態及び出力スイッチの線路診断情報を収集する。チェックバック回路は、スイッチの出力状態を検出してそれを駆動回路に送信し、電源電圧検出回路は、駆動回路の電源電圧を検出するとともに、検出電圧に基づいて制御信号をもう１つの出力ユニットのロジック回路に送信する。

本出願の実施例のスイッチ量出力モジュールにおいて、図４における第１出力ユニットを例として、第１出力ユニットは、駆動回路１、チェックバック回路１、モニタ回路１、電源電圧検出回路１、及び出力スイッチＳＷ１を含み、出力スイッチＳＷ１の一端は＋２４Ｖに結合され、他端は第２出力ユニットの出力スイッチＳＷ２の一端と直列に接続されており、出力スイッチＳＷ２の他端は、スイッチ量を出力して負荷に結合される。

本出願の実施例において、選択可能な実施形態として、システムの安全状態について、出力状態がｏｆｆであるべきであり、出力スイッチＳＷ１及び／またはＳＷ２のオフが必要であると考えられる。ＣＰＵユニットは、スイッチ量情報を含む制御データを駆動回路１へ送信する。駆動回路１は、受信された制御データを通信検証し、検証に合格すれば、ＣＰＵユニットから送信された制御データに応じて、出力スイッチＳＷ１がオフ状態であるか、それともオン状態であるかを制御する。駆動回路１はさらに、チェックバック回路１により出力スイッチＳＷ１の出力状態を収集し、出力スイッチＳＷ１からフィードバックされた線路状態を直接に読み取る。出力スイッチＳＷ１自体は線路故障診断機能を備えており、失効が発生した場合、故障情報を駆動回路にフィードバックすることができる。ＣＰＵユニットは駆動回路１からチェックバックデータを統合的に読み取るとともに、第１出力ユニット及び第２出力ユニットのチェックバックデータに応じて統合的に分析できる。

駆動回路１の電源ＶＣＣ１に過電圧、不足電圧等の故障が発生すれば、電源電圧検出回路１はＶＣＣ１＿Ｃｈｅｃｋ故障信号を第２出力ユニットのロジックデバイス２に送信し、ロジックデバイス２は第２出力ユニットのＶＣＣ１＿Ｃｈｅｃｋ故障信号を受信するとともに、ロジックゲートチップＩＣ２が駆動回路２とＣＰＵユニットとの間の通信をオフにするように制御し、よって、駆動回路２はモニタ回路２へパルス信号を送信することがなく、１．６ｓのタイムアウトの後、モニタ回路２は駆動回路２へローレベル信号を出力することにより、対応する出力スイッチＳＷ２を駆動回路２に遮断させ、モジュールをフェイルセーフにさせる。

本出願の実施例において、選択可能な実施案として、駆動回路は一般的に、ＣＰＬＤ等のロジックチップを採用してプログラミングし、データ検証、及び制御信号を出力スイッチに出力する機能を実現する。モニタ回路は一般的に、単安定フリップフロップ回路を採用し、トリガーパルス時間は１．６ｓである。

本出願はさらに、上記の機能安全スイッチ量出力モジュールに基づく診断処理方法を提出し、本実施例の概略フローチャートは図５に示すように、少なくとも出力スイッチ故障に基づいて診断処理を行うステップを含み、具体的には、
Ｓ１、プリセット状態に応じて出力スイッチＳＷ１及び出力スイッチＳＷ２の出力状態を周期的に制御するステップと、
Ｓ２、チェックバック回路が検出した出力状態をリードバックするステップと、
Ｓ３、１つの周期内にリードバックされた実際のチェックバック結果とプリセットされたチェックバック結果とを比較し、比較結果に基づいて、出力スイッチＳＷ１及び出力スイッチＳＷ２の出力を遮断するか否かを判断するステップと、を含む。

以下、図３の本実施例に示す複数の故障診断処理方法に基づいてそれぞれ説明し、これにより、当業者が本出願の技術案をよりよく理解することができる。

出力スイッチ故障診断処理：いくつかの実施例において、出力スイッチに開放、短絡等の失効モードが存在する。出力スイッチ故障診断処理は主に出力スイッチＳＷ１及び出力スイッチＳＷ２の可能性がある開放、短絡等の失効モードを対象とする。

ＣＰＵユニットは周期的に、下表のプリセット状態に応じて、１～４計４種の状態で循環し、出力スイッチＳＷ１及び出力スイッチＳＷ２の状態を順番に制御する。

１つの周期を例として、ＣＰＵユニットの１つの周期での４つの実際のチェックバック結果と４つの予想結果とを比較し、実際のチェックバック結果と予想結果とが一致しなければ、出力スイッチＳＷ１または出力スイッチＳＷ２が故障したと考えられ、この場合、ＣＰＵユニットは、駆動回路１及び駆動回路２が同時に出力スイッチＳＷ１及び出力スイッチＳＷ２の出力を遮断するように制御し、フェイルセーフにする。負荷の誤動作を避けるために、診断のパルス幅は負荷の応答時間よりも小さくすべきであり、典型値は２ｍｓである。

通信故障診断処理：いくつかの実施例において、ＣＰＵユニットと駆動回路との間に通信故障が存在する。図４におけるＣＰＵユニットと駆動回路１との間で通信データの診断の具体的なステップを説明し、ＣＰＵユニットは、制御情報を含む通信情報を駆動回路１に送信し、駆動回路１は通信情報を受信して内部の通信データの検証を開始する。データ検証に合格する場合、駆動回路１はモニタ回路１へ１つのパルス信号を送信し、モニタ回路１の出力状態をそのまま維持することにより、モニタ回路１の出力は、駆動回路１の出力スイッチＳＷ１への出力状態に影響を与えない。

ＣＰＵと駆動回路１との間の通信に故障が現れる場合、駆動回路１内部の通信データは検証に合格できず、駆動回路１はモニタ回路１へパルス信号を送信することがなく、モニタ回路１は１．６ｓのタイムアウトの後、出力状態が反転し、駆動回路１へローレベル信号を出力し、対応する出力スイッチＳＷ１がＯＦＦを出力するように強制し、モジュールをフェイルセーフにさせる。

ＣＰＵユニットの内部故障診断処理：ＣＰＵの内部のソフトウェア、ハードウェアは故障が現れる可能性があり、いくつかの実施例において、ＣＰＵユニットの内部に故障が発生した後、往々にしてシステムの安全状態を保証する１つの外部の独立回路が必要である。ＣＰＵユニットの内部に故障が発生した後、故障指示信号ＥＲＲＯＲをロジックデバイス１に発信し、ロジックデバイス１は故障指示信号ＥＲＲＯＲを受信してＩＣ１が動作を停止するように制御し、これにより、ＣＰＵユニットと駆動回路１との間の通信を切断する。

また、駆動回路１がＣＰＵユニットから送信される通信データを受信できないので、モニタ回路１へパルス信号を送信することができず、最終的に、モニタ回路１はタイムアウトで駆動回路１へローレベル信号を発信することにより、駆動回路は出力スイッチＳＷ１がＯＦＦを出力するように制御し、モジュールを安全な信号へ導く。

電源故障診断処理：いくつかの実施例において、駆動回路の電源は過電圧、不足電圧等の故障が発生する可能性がある。システムの安全状態を保証するために、図４に示す第１出力ユニットを例とし、駆動回路１の電源ＶＣＣ１に過電圧、または不足電圧等の故障が現れる場合、電源電圧検出回路１により故障が検出され、この場合の駆動回路１が既に給電異常の状態にあり、必ず出力を遮断できることを保証できないので、電源電圧検出回路１はロジックデバイス２へ信号を送信してＩＣ２をオフにすることにより、ＣＰＵユニットと駆動回路２との間の通信をオフにし、正常に動作する駆動回路２を利用して出力スイッチＳＷ２を遮断することにより、フェイルセーフを出力する。同じ理由により、駆動回路２の電源に故障が現れる場合、正常に動作する駆動回路１により出力スイッチＳＷ１を遮断することでモジュールをフェイルセーフにさせることができる。

線路故障診断処理：いくつかの実施例において、出力スイッチＳＷ１及び出力スイッチＳＷ２は負荷電流検出機能を備えている。負荷電流がプリセットしきい値の要求を満たせず、即ち、線路に故障が発生して短絡する時にプリセットのしきい値よりも大きく、または、線路に開放が発生する時にプリセットのしきい値よりも小さい場合、出力スイッチＳＷ１のチップの指示ピンの信号が逆転し、ＣＰＵユニットは、出力スイッチＳＷ１が指示する線路故障情報及び出力状態情報を駆動回路１を介して一緒にリードバックすることができる。

以上の実施例に対する説明は、本出願の方法及びその核心思想への理解に寄与する。なお、当業者にとって、本出願の原理から逸脱しない前提で、本出願に対して若干の改良と修飾を行ってもよく、これら改良と修飾はいずれも本出願の請求項の保護範囲に該当する。

Claims (15)

1. 機能が安全なスイッチ量出力モジュールであって、
   ＣＰＵユニットと、それぞれ前記ＣＰＵユニットに結合された第１出力ユニット及び第２出力ユニットとを含み、
   前記ＣＰＵユニットは、前記第１出力ユニットまたは前記第２出力ユニットへ通信データを送信するとともに、受信された前記第１出力ユニットまたは第２出力ユニットからフィードバックされた診断データに基づいて故障情報を出力することにより、前記第１出力ユニットまたは第２出力ユニットのフェイルセーフを制御し、
   前記第１出力ユニットまたは第２出力ユニットは、少なくとも、順次結合されたロジック回路、駆動回路、チェックバック回路及び出力スイッチと、前記駆動回路に結合された電源電圧検出回路とを含み、前記第１出力ユニットの出力スイッチＳＷ１と前記第２出力ユニットの出力スイッチＳＷ２とは直列に接続されており、
   前記ロジック回路の入力端は、前記ＣＰＵユニットから送信された通信データを入力するとともに前記駆動回路に出力し、もう１つの出力ユニットの電源電圧検出回路から出力された故障信号を受信し、前記ＣＰＵユニットと前記駆動回路との間の通信のオンオフを制御し、
   前記駆動回路は、前記ＣＰＵユニットから送信された通信データを受信し検証するとともに検証に合格した後に前記通信データに応じて前記出力スイッチのオフまたはオンを制御し、前記チェックバック回路の出力状態及び前記出力スイッチの線路診断情報を収集し、
   前記チェックバック回路は、スイッチの出力状態を検出してそれを前記駆動回路に送信し、
   前記電源電圧検出回路は、前記駆動回路の電源電圧を検出するとともに、検出電圧に基づいて制御信号をもう１つの出力ユニットのロジック回路に送信する、
   ことを特徴とするスイッチ量出力モジュール。
2. 前記出力ユニットはさらに、前記駆動回路に結合されたモニタ回路を含み、前記モニタ回路は、前記駆動回路からデータ検証後に出力された信号を受信するとともに、制御信号を出力して前記駆動回路が開通または遮断の信号を出力するように制御することにより、前記出力スイッチのオフまたはオンを制御する、
   ことを特徴とする請求項１に記載のスイッチ量出力モジュール。
3. 前記駆動回路のデータ検証に失敗した場合、パルス信号を前記モニタ回路に出力しないことにより、前記モニタ回路がローレベル信号を前記駆動回路に出力するように制御し、前記駆動回路のデータ検証に成功した後、パルス信号を前記モニタ回路に送信することにより、前記モニタ回路の出力状態をそのまま保つように制御する、
   ことを特徴とする請求項２に記載のスイッチ量出力モジュール。
4. 前記モニタ回路は、単安定フリップフロップ回路を含む、
   ことを特徴とする請求項２に記載のスイッチ量出力モジュール。
5. 前記ロジック回路は、少なくともロジックゲートチップとロジックデバイスとを含み、前記ロジックゲートチップの入力端は、前記ＣＰＵユニットから送信された通信データを入力し、前記ロジックゲートチップで変換された後の通信データを前記駆動回路に出力し、
   前記ロジックデバイスは、もう１つの出力ユニットの駆動回路の電源故障信号を受信することにより、この出力ユニットのロジックゲートチップのオンオフを制御する、
   ことを特徴とする請求項１に記載のスイッチ量出力モジュール。
6. 前記ＣＰＵユニットはさらに、ＣＰＵユニットの内部故障の信号を前記ロジックデバイスに発信することにより、前記ロジックゲートチップによりＣＰＵユニットと前記駆動回路との間の通信をオフするように制御する、
   ことを特徴とする請求項５に記載のスイッチ量出力モジュール。
7. 前記出力スイッチＳＷ１及び前記出力スイッチＳＷ２は、負荷電流検出機能を有するスイッチである、
   ことを特徴とする請求項１に記載のスイッチ量出力モジュール。
8. 前記駆動回路は、ロジックチップＣＰＬＤを含む、
   ことを特徴とする請求項１～７のいずれか１項に記載のスイッチ量出力モジュール。
9. 請求項１～８のいずれか１項に記載のスイッチ量出力モジュールに基づく診断処理方法であって、少なくとも出力スイッチ故障に基づいて診断処理を行うステップを含み、
   ステップＳ１、プリセット状態に応じて前記出力スイッチＳＷ１及び前記出力スイッチＳＷ２の出力状態を周期的に制御するステップと、
   ステップＳ２、前記チェックバック回路が検出した出力状態をリードバックするステップと、
   ステップＳ３、１つの周期内にリードバックされた実際のチェックバック結果とプリセットされたチェックバック結果とを比較し、比較結果に基づいて、前記出力スイッチＳＷ１及び前記出力スイッチＳＷ２の出力を遮断するか否かを判断するステップと、を含む、
   ことを特徴とする診断処理方法。
10. 前記ステップＳ３は、
    ステップＳ３１、前記ＣＰＵユニットの実際のチェックバック結果とプリセットされたチェックバック結果とが同じである場合、ステップＳ１～Ｓ３を繰り返してスイッチの出力状態を診断するステップと、ステップＳ３２、ＣＰＵユニットの実際のチェックバック結果とプリセットされたチェックバック結果とが一致しない場合、前記ＣＰＵユニットは、２つの駆動回路が同時に前記出力スイッチＳＷ１及び前記出力スイッチＳＷ２の出力を遮断するように制御するステップと、を含む、
    ことを特徴とする請求項９に記載の診断処理方法。
11. 前記診断処理方法はさらに、通信故障に基づく診断処理を含み、前記ＣＰＵユニットと前記駆動回路との間の通信データの検証に基づいて、検査に合格した後の通信データに基づいて前記出力スイッチの出力を制御するステップを含む、
    ことを特徴とする請求項９に記載の診断処理方法。
12. 前記診断処理方法はさらに、前記ＣＰＵユニットの内部故障に基づく診断処理を含み、前記ＣＰＵユニットの内部のソフトウェアまたはハードウェアの故障に基づいて故障信号を前記ロジック回路に発信することにより、通信のオンオフを制御するステップを含む、
    ことを特徴とする請求項９に記載の診断処理方法。
13. 前記診断処理方法はさらに、電源故障に基づく診断処理を含み、検出された電源故障に基づいて、もう１つの出力ユニットの駆動回路と前記ＣＰＵユニットとの間が通信をオフにするように制御することにより、フェイルセーフのために前記出力スイッチの出力を遮断するステップを含む、
    ことを特徴とする請求項９に記載の診断処理方法。
14. 前記診断処理方法はさらに、線路故障に基づく診断処理を含み、前記ＣＰＵユニットがリードバックした、前記出力スイッチによって検出された負荷電流とプリセットしきい値とを比較し、比較結果に応じて前記出力スイッチの出力を制御するステップを含む、
    ことを特徴とする請求項９に記載の診断処理方法。
15. 前記１つの周期の時間は負荷の応答時間よりも小さい、
    ことを特徴とする請求項９～１４のいずれか１項に記載の診断処理方法。