JP7490791B2 - マルチテナントグラフィック処理ユニットの動的透過再構成 - Google Patents

Description

グラフィック処理ユニット（graphics processing unit、ＧＰＵ）における処理は、典型的には、中央処理ユニット（central processing unit、ＣＰＵ）によって処理されるアプリケーションプログラミングインターフェース（application programming interface、ＡＰＩ）コール（例えば、ドローコール）によって開始される。ドローコールは、ＣＰＵによって生成され、ＧＰＵに伝送されて、フレーム内のオブジェクト（又はオブジェクトの一部）をレンダリングするようにＧＰＵに命令するコマンドである。ドローコールは、オブジェクト又はその一部分をレンダリングするようにＧＰＵによって使用されるテクスチャ、状態、シェーダ、レンダリングオブジェクト、バッファ等を定義する情報を含む。ドローコールを受信することに応じて、ＧＰＵは、ディスプレイに提供される画素の値を生成するようにオブジェクトをレンダリングし、ディスプレイは、画素値を使用して、レンダリングされたオブジェクトを表す画像を表示する。

ゲーム及び他のグラフィックを多用するアプリケーションは、ユーザ定義の再構成可能な仮想パイプラインとしてグラフィックパイプラインを実装するために使用されるシェーダエンジン及び固定機能ハードウェアユニットを含む、ＧＰＵの物理的リソースを貪欲に消費するものである。例えば、三次元（３Ｄ）グラフィックを処理するための従来のグラフィックパイプラインは、プログラマブルシェーダによってサポートされた一連の固定機能ハードウェアブロック配置で形成される。これらの配置は、通常、Ｍｉｃｒｏｓｏｆｔ ＤＸ １１／１２、Ｋｈｒｏｎｏｓ Ｇｒｏｕｐ、ＯｐｅｎＧＬ、Ｖｕｌｋａｎ等によって定義されたＡＰＩ等のグラフィックアプリケーションプログラミングインターフェース（ＡＰＩ）を介して構成される。ゲームは、典型的には、ゲームのグラフィック処理要件を取り扱うように最適化されたコンソール（Ｘｂｏｘ及びＰｌａｙＳｔａｔｉｏｎ ４等）及びパーソナルコンピュータ（personal computer、ＰＣ）で再生される。しかしながら、コンソール及びゲームＰＣは高価であり、いくつかのゲームは、何れかのゲーム形式のみで利用可能である。クラウドゲームは、レンダリングされたグラフィックをユーザにストリームするクラウドサーバ内のＧＰＵにグラフィック処理を移動させ、それによって、ユーザのハードウェア要件を低減し、ユーザが複数の形式でゲームを再生することを可能にすることによって、これらの欠点を克服する。

本開示は、添付の図面を参照することによってより良好に理解され、その多くの特徴及び利点が当業者に明らかになる。異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。

いくつかの実施形態による、マルチテナンシーグラフィック処理ユニット（ＧＰＵ）内の空間分割を実装する処理システムのブロック図である。 いくつかの実施形態による、ハードウェア利用を改善するために、フレキシブルな空間分割を使用するＧＰＵのブロック図である。 いくつかの実施形態による、空間分割用に構成されたコマンドバスを含むＧＰＵの一部のブロック図である。 いくつかの実施形態による、空間分割に利用可能なキャッシュを含むＧＰＵの一部のブロック図である。 いくつかの実施形態による、空間分割に利用可能なメモリチャネルのセットを含むＧＰＵの一部のブロック図である。 いくつかの実施形態による、ＧＰＵにコマンドを提供するためのアプリケーションを実行する中央処理ユニット（ＣＰＵ）を含む処理システムのブロック図である。 いくつかの実施形態による、第１の構成で経路の第１のセットを実装するＧＰＵを含む処理システムのブロック図である。 いくつかの実施形態による、第２の構成で経路の第２のセットを実装するＧＰＵを含む処理システムのブロック図である。 いくつかの実施形態によるＧＰＵの動的透過再構成を実行する方法のフロー図である。

クラウドサーバ内のグラフィック処理ユニット（ＧＰＵ）は、フェッチングコマンド、ハンドリングジッタ、ジオメトリ操作の実行、及び、レイトレーシングの実行等のタスクを取り扱うためのフロントエンド（front end、ＦＥ）ハードウェアを含む。ＦＥハードウェアは、典型的には、フェッチされたコマンドを保持するための先入れ先出し（first-in-first-out、ＦＩＦＯ）バッファ等のコマンドフェッチャーと、キューと、ＧＰＵ内のシェーダエンジン上での実行のためにコマンドバッファからコマンドをスケジュールするスケジューラと、を含む。シェーダエンジンは、１つ以上のプロセッサ及び１つ以上の算術論理ユニット（arithmetic logic unit、ＡＬＵ）を使用して実装され、ＦＥハードウェアによって提供されたコマンドを実行する。シェーダ処理された画素の値等のシェーダによって生成された結果は、対応するメモリにも記憶される頻繁に使用された情報を記憶する１つ以上のキャッシュに出力される。したがって、ＧＰＵは、これらのエンティティ間の結果を保持するためのメモリ又はレジスタ、キャッシュ、ポート、及び、インターフェースを含む。情報は、ＦＥハードウェアからシェーダエンジンにコマンドを搬送するためのコマンドバスと、シェーダエンジンからの出力を記憶するためのキャッシュと、キャッシュされた情報をメモリに伝達するためのメモリチャネルと、を含む経路を介してＦＥハードウェアからメモリに流れる。したがって、ＧＰＵのリソースは、コマンドバスを介してシェーダエンジンにコマンド及びデータを伝達するために使用された帯域幅と、シェーダエンジンによって生成された結果を記憶するキャッシュと、キャッシュとメモリとの間の情報を伝達するメモリチャネルと、を含む。

クラウドサーバ内のＧＰＵのセットは、異なるアプリケーションの動的に変化する混合を実行する。例えば、クラウドサーバは、第１の時間間隔中に４つの容易なゲーム（比較的低いリソース消費を伴う）、第２の時間間隔中に２つの中等度のゲーム（中間のリソース消費を伴う）、及び、第３の時間間隔中に単一の複雑なゲーム（比較的高いリソース消費を伴う）を実行することができる。ＧＰＵのセットは、コマンドが中央処理ユニット（ＣＰＵ）によってアプリケーションのために生成され、次いで、実行のためにＧＰＵのセットに提供されるため、ＧＰＵのセット上で実行するためのコマンドを提供するアプリケーションの要件を判定することができない。

図１～図９は、１つ以上のアプリケーションを実行しているＣＰＵから受信されるアプリケーションプログラミングインターフェース（ＡＰＩ）パケット等のパケットに応じて、１つ以上のアプリケーションによって生成されたコマンドを実行するように透過的に再構成されるＧＰＵの実施形態を開示する。ＣＰＵは、ＧＰＵが１つ以上のアプリケーションによって生成されたコマンドの実行を完了することに応じて、パケットを生成する。例えば、ＧＰＵが第１及び第２のアプリケーションのコマンドを同時に実行する場合、ＧＰＵは、第１のアプリケーションのコマンドが実行を完了したことを示すメッセージをＣＰＵに伝送することができる。それに応じて、ＣＰＵは、ＧＰＵに第３のアプリケーションをスケジュールし、第１及び第３のアプリケーションの同時実行をサポートするようにその構成を変更することをＧＰＵに命令するＡＰＩパケットを生成する。ＧＰＵのいくつかの実施形態は、複数のフロントエンド（ＦＥ）回路、レーンのセットを実装するコマンドバス、シェーダエンジンのセット、シェーダエンジンによって共有されるキャッシュ、及び、キャッシュとメモリとの間のメモリチャネルのセットをサポートするデータファブリックを含む。したがって、ＧＰＵの構成を変更することは、シェーダエンジンのサブセット上で実行するためのコマンドをスケジュールするＦＥ回路の割り当てを変更することと、コマンドバスのレーン、キャッシュ及びＧＰＵ上で同時に実行しているアプリケーション間のメモリチャネルのセットの分割を変更することと、を含む。ＧＰＵの構成は、ＧＰＵ内のレジスタの値に基づいて判定される。いくつかの実施形態では、レジスタは、シェーダエンジンへのＦＥ回路のマッピングを示すレジスタの第１のセットと、コマンドバスのレーンの分割を示すレジスタの第２のセットと、キャッシュを分割するためのレジスタの第３のセットと、メモリチャネルのセットを分割するためのレジスタの第４のセットと、を含む。レジスタは、ＡＰＩパケットに含まれる情報に基づいてプログラムされる。

図１は、いくつかの実施形態による、マルチテナンシー（multi-tenancy）グラフィック処理ユニット（ＧＰＵ）１０５内の空間分割を実装する処理システム１００のブロック図である。処理システム１００は、１つ以上の中央処理ユニット（ＣＰＵ）１１０，１１１を含む。２つのＣＰＵ１１０，１１１が図１に示されているが、処理システム１００のいくつかの実施形態は、より多くの又はより少ないＣＰＵを含む。スケーラブルデータファブリック（scalable data fabric、ＳＤＦ）１１５は、処理システム１００内の端点間のデータフローをサポートする。ＳＤＦ１１５のいくつかの実施形態は、周辺構成要素インターフェース（peripheral component interface、ＰＣＩ）物理層、メモリコントローラ、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）ハブ、ＧＰＵ１０５及びＣＰＵ１１０，１１１を含むコンピューティング及び実行ユニット、並びに、他の端点等の接続点間のデータフローをサポートする。図示した実施形態では、ＳＤＦ１１５は、入力／出力（input/output、Ｉ／Ｏ）ハブ１２０に接続され、このハブは次いで、ＰＣＩエクスプレス（PCI express、ＰＣＩ－Ｅ）バス１２５及びノースバウンドインターフェース（north bound interface、ＮＢＩＦ）１３０に接続される。また、処理システム１００は、処理システム１００内でシステム制御信号を伝達する制御通信プレーンであるスケーラブル制御ファブリック（scalable control fabric、ＳＣＦ）１３５を含む。システム制御信号の例は、熱及び電力管理、試験、セキュリティ等をサポートするために使用された制御信号である。

ＧＰＵ１０５は、コマンドを同時に又は並行して実行するために使用されるシェーダエンジン（shader engine、ＳＥ）１４０，１４１，１４２，１４３（本明細書では「ＳＥ１４０～１４３」と総称される）のセットを含む。ＳＥ１４０～１４３のいくつかの実施形態は、ＣＰＵ１１０，１１１のうち何れかから受信されたドローコール内の情報を使用して、シーンのモデルを表すプリミティブの頂点をシェード処理するように構成される。また、ＳＥ１４０～１４３は、シェード処理されたプリミティブに基づいて生成された画素をシェード処理し、シェード処理された画素を、例えば、Ｉ／Ｏハブ１２０を介して、ユーザに対する提示のためにディスプレイに提供する。４つのシェーダエンジンが図１に示されているが、ＧＰＵ１０５のいくつかの実施形態は、より多くの又はより少ないシェーダエンジンを含む。ＳＥ１４０～１４３は、頻繁に使用されたデータ及び命令を記憶するグラフィックレベル２（level 2、Ｌ２）キャッシュ１４５に接続されている。いくつかの実施形態では、Ｌ２キャッシュ１４５は、ＳＥ１４０～１４３内に実装される１つ以上のレベル１（level 1、Ｌ１）キャッシュ、及び、処理システム１００内に実装される１つ以上のＬ３キャッシュ（又は他の最後のレベルキャッシュ）に接続される。キャッシュは、Ｌ２キャッシュ１４５を含むキャッシュ階層を形成する。キャッシュ階層内の他のキャッシュは、明確にするために図１に示されていない。

ＧＰＵ１０５のフロントエンド（ＦＥ）回路は、幾何学的ワークロードのプリミティブをフェッチし、シェーダエンジン上での実行のための幾何学的ワークロードのスケジューリングを実行し、場合によっては、シリアル同期、状態更新、ドローコール、キャッシュ活動、及び、プリミティブのテッセレーションを取り扱う。ＧＰＵ１０５内のＦＥ回路は、本明細書で説明するように、ＦＥ回路１５０，１５１を含むが、ＦＥ回路のいくつかの実施形態は、追加のＦＥ回路を含むように分割される。また、ＦＥ回路は、ＦＥ回路１５０，１５１によって共有される（及びその間に分割される）共有リソース１５３を含む（又はそれにアクセスする）。例えば、共有リソース１５３は、ＦＥ回路１５０，１５１の両方がアクティブであり、異なるスレッド又はアプリケーションを実行する場合に、ＦＥ回路１５０，１５１に別々に割り当てられる２つの部分に分割される。別の例では、共有リソース１５３の全ては、ＦＥ回路１５０，１５１のうち何れかのみがアクティブである場合に、又は、ＦＥ回路１５０，１５１の組み合わされたリソースが単一のスレッド又はアプリケーションをサポートするために使用される場合に、単一のＦＥ回路に割り当てられる。共有リソース１５３は、キャッシュ、算術論理ユニット（arithmetic logic unit、ＡＬＵ）等を含む。ＦＥ回路１５０，１５１は、ＳＥ１４０～１４３上で実行するためのコマンドバッファを受信し、バス１５５を介してＳＥ１４０～１４３にスケジュールされたコマンドを提供する。バス１５５のいくつかの実施形態は、複数のマスター及び複数のスレーブをサポートする読み取り及び書き込み動作を登録するためのハブとして機能するグラフィックレジスタバスマネージャ（graphics register bus manager、ＧＲＢＭ）として実装される。ＧＰＵ１０５及びＣＰＵ１１０，１１１は、ＳＤＦ１１５を介してメモリ１６０と通信する。

ＣＰＵ１１０，１１１は、ＧＰＵ１０５上で実行するためのコマンドを生成する１つ以上のアプリケーションを実行する。ＣＰＵ１１０，１１１のいくつかの実施形態は、ＧＰＵ１０５に伝送されたアプリケーションプログラミングインターフェース（ＡＰＩ）コール（例えば、ドローコール）を使用してＧＰＵ上のコマンドの実行を開始して、例えば、フレーム内のオブジェクト（又はオブジェクトの一部）をレンダリングすることによって、コマンドを実行するようにＧＰＵ１０５に命令する。ＧＰＵ１０５は、異なる空間分割モードで動作する。ＧＰＵ１０５のいくつかの実施形態は、第１及び第２の空間分割モードをサポートする。第１のモードでは、ＦＥ回路１５０は、ＳＥ１４０～１４３の幾何学的ワークロード等のコマンドをスケジュールする。第２のモードでは、ＦＥ回路１５０は、ＳＥ１４０～１４３の第１のサブセットのための第１のアプリケーションからコマンドをスケジュールし、ＦＥ回路１５０は、ＳＥ１４０～１４３の第２のサブセットのための第２のアプリケーションのコマンドをスケジュールする。第１のサブセットは、ＳＥ１４０，１４１を含み、第２のサブセットは、ＳＥ１４２，１４３を含むが、いくつかの実施形態では、サブセットへのＳＥ１４０～１４３の他のグループ化が使用される。

ＧＰＵ１０５は、ＦＥ回路１５０，１５１からＳＥ１４０～１４３を介してメモリ１６０に情報を伝達するための再構成可能な物理的経路をサポートする。物理的経路のサブセットは、ＦＥ回路１５０，１５１のサブセット及び１４０～１４３の対応するサブセットに割り当てられる。例えば、上述した第２のモードでは、第１の物理的経路がＦＥ回路１５０及びＳＥ１４０，１４１に割り当てられる。第２の物理的経路は、ＦＥ回路１５０，１５１及びＳＥ１４２，１４３に割り当てられる。したがって、ＧＰＵ１０５は、第１及び第２の経路を使用して、第１及び第２のアプリケーションのために同時にコマンドを実行することができる。ＧＰＵ１０５の物理的経路及び構成の割り当ては、アプリケーションを実行しているＧＰＵ１０５及びＣＰＵ１１０，１１１によって協働的に実行される。いくつかの実施形態では、ＣＰＵ１１０，１１１は、アプリケーションの特性又はアプリケーションの特性の変化に基づいて再構成を要求する。ＧＰＵ１０５の再構成を判定した特性の例としては、ＣＰＵ１１０，１１１上で実行しているいくつかのアプリケーション、アプリケーションの複雑性、アプリケーションのグラフィック解像度等が挙げられる。ＣＰＵ１１０，１１１は、以下で説明するように、再構成要求に基づいて物理的経路を変更する再構成要求をＧＰＵ１０５に伝送する。

図２は、いくつかの実施形態による、ハードウェア利用を改善するためにフレキシブルな空間分割を使用するＧＰＵ２００のブロック図である。ＧＰＵ２００は、図１に示すＧＰＵ１０５のいくつかの実施形態を実装するために使用される。ＧＰＵ２００は、本明細書では「ＦＥ回路２０１～２０３」と総称されるＦＥ回路２０１，２０２，２０３のセットを含む。本明細書で使用される場合、「ＦＥ回路のセット」という用語は、必要に応じてオン又はオフにされる異なる物理的構成要素、並びに、マルチスレッドＦＥ回路を利用する異なるスレッドを指す。本明細書で説明するように、ＦＥ回路２０１～２０３は、本明細書では「ＳＥ２０５～２０７」と総称される対応するＳＥ２０５，２０６，２０７上で実行するためのスケジューリングコマンドバッファを含むフロントエンド機能を実行する。ＦＥ回路２０１～２０３は、ＧＰＵ２００のリソースを空間的に分割することによって形成される異なる経路に選択的に接続される。図示した実施形態では、ＦＥ回路２０１～２０３は、スイッチング回路２１５を使用して物理的経路２１１，２１２，２１３に選択的に接続される。スイッチング回路２１５は、図２のデマルチプレクサとして表されるが、スイッチング回路２１５は、１つ以上のスイッチ、データファブリック、ルータ、マルチプレクサ、デマルチプレクサ等を含むことができる。スイッチング回路２１５及び空間的に分割された経路の他の部分は、構成レジスタ（明確にするために図２に示されていない）に記憶された値に基づいて構成される。

空間的に分割された経路２１１～２１３は、ＦＥ回路２０１～２０３からＳＥ２０５～２０７を介してメモリに流れるコマンド及びデータのための経路を提供する。図示した実施形態では、メモリは、本明細書では「メモリ分割部２２１～２２３」と総称されるメモリ分割部２２１，２２２，２２３に分割される。ＧＰＵ２００のリソースは、ＦＥ回路２０１～２０３とＳＥ２０５～２０７との間で情報を伝達するための複数のレーンを有するコマンドバスを含む。したがって、空間的に分割された経路は、本明細書では「レーンサブセット２３１～２３３」と総称されるコマンドバスのレーンのサブセット２３１，２３２，２３３を含む。また、ＧＰＵ２００のリソースは、ＳＥ２０５～２０７によって生成された情報をメモリに伝達するメモリチャネルのセットを含む。したがって、空間的に分割された経路は、「メモリチャネルサブセット２４１～２４３」と総称されるメモリチャネルのサブセット２４１，２４２，２４３を含む。

ＧＰＵ２００は、ＧＰＵ２００上で実行するためのコマンドを生成する１つ以上のアプリケーションを実行しているＣＰＵから受信された要求に基づいて、空間的に分割された経路２１１～２１３を構成又は再構成する。本明細書で説明するように、ＧＰＵ２００は、ＣＰＵから要求を受信し、要求に含まれる情報に基づいて、空間的に分割された経路２１１～２１３のリソースの割り当てを変更する。ＣＰＵは、ＧＰＵ２００上で実行するためのコマンドを生成するアプリケーションの特性に基づいて、要求を生成する。ＦＥ回路２０１～２０３、ＳＥ２０５～２０７、及び、空間的に分割された経路２１１～２１３のリソースの割り当ては、異なる数のアプリケーション又はスレッドを実行する場合にＧＰＵ２００のリソースが完全に利用されるように判定される。例えば、単一のスレッドがＧＰＵ２００上で実行されている場合、ＦＥ回路２０１～２０３、ＳＥ２０５～２０７、及び、空間的に分割された経路２１１～２１３のリソースは、単一のスレッドに割り当てられる。別の例では、本明細書で説明するように、ＧＰＵ２００上で複数のスレッドが実行されている場合、ＦＥ回路２０１～２０３、ＳＥ２０５～２０７、及び、空間的に分割された経路２１１～２１３のリソースは、複数のスレッド間で分割及び共有される。

いくつかの実施形態では、ＧＰＵ２００の構成は、レジスタ（明確にするために図２に示されていない）のセットに示される。図示した実施形態では、スイッチング回路２１５は、ＦＥ回路２０１～２０３の各々を経路２１１～２１３のうち対応する１つにマッピングする。しかしながら、スイッチング回路２１５は、ＦＥ回路２０１～２０３のサブセットを、物理的経路２１１～２１３のサブセット又は組み合わせに選択的且つ再構成可能にマッピングする。更に、いくつかの実施形態では、経路２１１～２１３は、本明細書で説明するように、複数のＳＥ２０５～２０７及びＧＰＵ２００の対応するリソースを含む。

図３は、いくつかの実施形態による、空間分割用に構成されたコマンドバス３０５を含むＧＰＵの一部（部分）３００のブロック図である。部分３００は、図１に示すＧＰＵ１０５のいくつかの実施形態を実装するために使用される。コマンドバス３０５は、ＦＥ回路３２０，３２１のセットと、本明細書では「ＳＥ３２５～３２８」と総称されるＳＥ３２５，３２６，３２７，３２８のセットとの間で情報を独立して伝達するレーン３１０，３１１，３１２，３１３，３１４，３１５，３１６，３１７（本明細書では「レーン３１０～３１７」と総称される）を含む。

部分３００は、ＦＥ回路３２０，３２１のサブセットをレーン３１０～３１７の対応するサブセットに選択的に接続するスイッチング回路３３０を含む。いくつかの実施形態では、スイッチング回路３３０は、１つ以上のレジスタ３３５に記憶された情報に基づいて構成される。また、部分３００は、レーン３１０～３１７のサブセットをＳＥ３２５～３２８のサブセットに選択的に接続するスイッチング回路３４０を含む。レーン３１０～３１７の相互排他的なサブセットは、ＦＥ回路３２０，３２１のサブセットとＳＥ３２５～３２８の対応するサブセットとの間の情報を伝達するために提供され、これは、ＧＰＵの部分３００によって処理されたコマンド間の分離を、異なる物理的経路に関連付けられた異なる割り当てについて提供する。

スイッチング回路３４０は、ＧＰＵによって実行するためのコマンドを生成するアプリケーションを実行しているＣＰＵから受信された要求に応じて構成（又は再構成）される。いくつかの実施形態では、スイッチング回路３４０は、１つ以上のレジスタ３４５に記憶された情報に基づいて構成される。レジスタ３３５，３４５に記憶された情報は、ＦＥ回路３２０，３２１のサブセットをＳＥ３２５～３２８の対応するサブセットと関連付けるマッピングに基づいて判定される。レーン３１０～３１７を含むＧＰＵのリソースは、ＦＥ回路３２０，３２１のサブセットとＳＥ３２５～３２８の対応するサブセットとの各組み合わせに割り当てられる。スイッチング回路３３０，３４０は、レジスタ３３５，３４５に記憶された情報を使用して、レーン３１０～３１７を分割して、ＦＥ回路３２０，３２１のサブセットとＳＥ３２５～３２８の対応するサブセットとの間の物理的経路を形成する。レジスタ３３５，３４５は、本明細書で説明するように、ＣＰＵからの要求において受信された情報に基づいてプログラムされる。

図４は、いくつかの実施形態による、空間分割に利用可能なキャッシュ４０５を含むＧＰＵの一部（部分）４００のブロック図である。部分４００は、図１に示すＧＰＵ１０５のいくつかの実施形態を実装するために使用される。キャッシュ４０５は、（本明細書では「キャッシュ部分４１０～４１３」と総称される）部分４１０，４１１，４１２，４１３を、異なるアプリケーション及びＦＥ回路のサブセットに関連付けられた異なる物理的経路に割り当てるように選択的に分割される。また、ＧＰＵの部分４００は、ＳＥ４２０，４２１，４２２，４２３（本明細書では「ＳＥ４２０～４２３」と総称される）のサブセットをキャッシュ部分４１０～４１３に選択的に接続するスイッチング回路４１５を含む。図示した実施形態では、キャッシュ４０５は、キャッシュ部分４１０～４１３が異なる物理的経路の一部であるように分割される。スイッチング回路４１５は、ＳＥ４２０をキャッシュ部分４１０に接続し、ＳＥ４２１をキャッシュ部分４１１に接続し、ＳＥ４２２をキャッシュ部分４１２に接続し、ＳＥ４２３をキャッシュ部分４１３に接続する。したがって、ＳＥ４２０～４２３は、それらの対応するキャッシュ部分４１０～４１３への排他的なアクセスを有し、ＳＥ４２０～４２３によってキャッシュ部分４１０～４１３に記憶された情報は、他のＳＥ４２０～４２３によって他のキャッシュ部分４１０～４１３に記憶された情報から分離される。

スイッチング回路４１５は、ＧＰＵによって実行するためのコマンドを生成するアプリケーションを実行しているＣＰＵから受信された要求に応じて構成（又は再構成）される。いくつかの実施形態では、スイッチング回路４１５は、レジスタ４２５に記憶された情報に基づいて構成される。レジスタ４２５に記憶された情報は、ＳＥ４２０～４２３をメモリ（明確さのために図４に示されていない）に連結する経路の一部を形成するために、ＳＥ４２０～４２３を対応するキャッシュ部分４１０～４１３と関連付ける。レジスタ４２５は、ＧＰＵによって実行するためのコマンドを生成するアプリケーションを実行しているＣＰＵから受信された要求内の情報に基づいてプログラムされる。キャッシュ部分４１０～４１３を含むＧＰＵのリソースは、使用頻度の高い情報を記憶するためにＳＥ４２０～４２３のサブセットに割り当てられる。したがって、キャッシュ部分４１０～４１３は、ＳＥ４２０～４２３を介してＦＥ回路からメモリに情報を伝達するために使用される物理的経路の一部である。

図５は、いくつかの実施形態による、空間分割に利用可能なメモリチャネルのセットを含むＧＰＵの一部（部分）５００のブロック図である。ＧＰＵの部分５００は、図１に示すＧＰＵ１０５のいくつかの実施形態を実装するために使用される。メモリチャネル５０１，５０２，５０３，５０４（本明細書では「メモリチャネル５０１～５０４」と総称される）は、部分５１１，５１２，５１３，５１４（本明細書では「キャッシュ部分５１１～５１４」と総称される）に分割するために利用可能なキャッシュ５１０とメモリ５２０との間の経路を提供するために使用される。スイッチング回路５２５は、キャッシュ部分５１１～５１４のサブセットをメモリ５２０に選択的に接続して、本明細書で説明するように、ＦＥ回路及びＳＥを含む物理的経路の一部である物理的経路を形成する。スイッチング回路５２５は、レジスタ５３０に記憶された情報を使用して構成される。いくつかの実施形態では、レジスタ５３０は、ＧＰＵによって実行するためのコマンドを生成するアプリケーションを実行しているＣＰＵから受信された要求内の情報に基づいてプログラムされる。図示した実施形態では、キャッシュ部分５１１～５１４の各々は、スイッチング回路５２５によってメモリ５２０に独立して接続されている。いくつかの実施形態では、キャッシュ部分５１１～５１４は、例えば、異なるベースアドレス及びメモリストライドによって示されるメモリ位置に情報を書き込むことによって、メモリ５２０の異なる部分にマッピングされる。

図６は、いくつかの実施形態による、ＧＰＵ６１０にコマンドを提供するためのアプリケーションを実行するＣＰＵ６０５を含む処理システム６００のブロック図である。処理システム６００は、図１に示す処理システム１００のいくつかの実施形態を実装するために使用される。

オペレーティングシステム６１５は、処理システム６００を実装するために使用されたハードウェアと、処理システム６００のソフトウェアリソースと、を管理するためにＣＰＵ１０５上に実装される。１つ以上のアプリケーション６２０は、ＣＰＵ１０５のハードウェア、ファームウェア又はソフトウェアリソースを使用して、ＣＰＵ６０５によって実行される。いくつかの実施形態では、アプリケーション６２０は、実行のためにＧＰＵ６１０に提供されるコマンド（又はコマンドバッファ）を生成する。例えば、アプリケーション６２０は、ゲーミングアプリケーションのためにＧＰＵ６１０にグラフィックをレンダリングさせる（又は他の汎用コンピューティングを実行させる）グラフィックコマンドを提供するゲームアプリケーションを含むことができる。本明細書で説明するように、複数のアプリケーション６２０によって生成されたコマンドは、ＧＰＵ６１０上で同時に実行することができる。

いくつかの実施形態では、アプリケーション６２０は、アプリケーションプログラミングインターフェース（ＡＰＩ）６２５を利用して、ユーザモードドライバ６３０又は他のＧＰＵドライバを呼び出す。ユーザモードドライバ６３０は、１つ以上のコマンド（又はコマンドバッファ）をＧＰＵ６１０に発行する。アプリケーション６２０がグラフィックコマンドを発行する場合、グラフィックコマンドはＧＰＵ６１０に命令して、１つ以上のグラフィックプリミティブを表示可能なグラフィック画像にレンダリングする。アプリケーション６２０からユーザモードドライバ６３０に発行されたグラフィック命令に基づいて、ユーザモードドライバ６３０は、グラフィックのレンダリングを実行するためにＧＰＵ６１０の１つ以上の動作を指定する１つ以上のグラフィックコマンドを作成する。いくつかの実施形態では、ユーザモードドライバ６３０は、ＣＰＵ６０５上で実行しているアプリケーション６２０のうち１つ以上の一部である。例えば、ＣＰＵ６０５上で動作しているゲームアプリケーションは、ユーザモードドライバ６３０を実装することができる。同様に、オペレーティングシステム６１５のいくつかの実施形態は、ＣＰＵ６０５がシステム又はカーネルモードで動作している場合に実行するカーネルモードドライバ６３５を実装する。

ＧＰＵ６１０は、ＣＰＵ６０５上で実行しているアプリケーション６２０等の異なるアプリケーションと関連付けられたコマンドを同時に実行するための複数の再構成可能な経路を実装する。図示した実施形態では、ＧＰＵ６１０は、フロントエンド（ＦＥ）回路６４０，６４１，６４２のセット（本明細書では「ＦＥ回路６４０～６４２」と総称される）、スイッチング回路６４５、ＳＥ６５０，６５１，６５２のセット（本明細書では「ＳＥ６５０～６５２」と総称される）、及び、部分６６０，６６１，６６２（本明細書では「キャッシュ部分６６０～６６２」と総称される）に分割される共有キャッシュ６５５を含む。また、ＧＰＵ６１０は、多数のレーンを有するコマンドバスと、キャッシュ６５５をメモリ６７０と相互接続するメモリチャネルのセットとを含むリソースを提供するが、ＧＰＵ６１０のこれらの態様は、明確にするために図６に示されていない。図６には３つの独立した経路が示されているが、本明細書で説明するように、ＧＰＵ６１０は、より多くの又はより少ない経路をサポートするように再構成可能である。

レジスタのセット６７５は、ＧＰＵ６１０内の複数の経路を構成するために使用される情報を記憶する。セット６７５のいくつかの実施形態は、図３に示すレジスタ３３５，３４５、図４に示すレジスタ４２５、及び、図５に示すレジスタ５３０を含む。スケジューラ６８０は、ＣＰＵ６０５からコマンド（又はコマンドバッファ）を受信し、対応する経路でＳＥ６５０～６５２によって実行するためのコマンド（又はコマンドバッファ）をスケジュールする。また、スケジューラ６８０は、ＳＥ６５０～６５２を介してＦＥ回路６４０～６４２からメモリ６７０への経路を構成及び再構成するために使用される情報を用いてレジスタのセット６７５をプログラムする。

ＣＰＵ６０５は、ＧＰＵ６１０内の経路を構成又は再構成するために使用されるパラメータを生成する。いくつかの実施形態では、スケジューラ６８０は、アプリケーション６２０のうち何れかによって提供されたコマンド（又はコマンドバッファ）が対応する経路内で実行を完了したことをＣＰＵ６０５に通知するために、割り込み６８５（又は他のメッセージ）を提供する。割り込み６８５の受信又は検出に応じて、ＣＰＵ６０５は、ＧＰＵ６１０内の経路を再構成するためのパラメータを判定する。パラメータは、アプリケーション６２０の特性、アプリケーション６２０の特性の変化、ＣＰＵ６０５上で同時に実行しているアプリケーション６２０の数又はタイプの変化等に基づいて判定される。いくつかの実施形態では、特性は、いくつかのアプリケーション６２０、アプリケーション６２０の複雑性、アプリケーション６２０のグラフィック解像度等を含む。例えば、アプリケーション６２０のいくつかは、８Ｋ解像度等の高解像度を必要とする高複雑性アプリケーションであり、アプリケーション６２０のいくつかは、４Ｋ解像度等の中間解像度を必要とする中間複雑性アプリケーションであり、アプリケーションのうちのいくつかは、１０８０ｐ解像度等の低解像度を必要とする低複雑性アプリケーションである。高、中間及び低複雑性／解像度のアプリケーションの数及び組み合わせは、経時的に変化する。ＣＰＵ６０５は、パラメータ６９０をＧＰＵ６１０に提供する。

パラメータ６９０の受信に応じて、ＧＰＵ６１０は、提供されたパラメータ６９０に基づいて、経路を再構成する方法を判定する。スケジューラ６８０のいくつかの実施形態は、提供されたパラメータ６９０に基づいてレジスタのセット６７５をプログラムする。次いで、この経路は、レジスタのセット６７５内の更新された値に基づいて再構成される。例えば、パラメータ６９０の値が、コマンドが少数の高複雑性アプリケーション６２０によって生成されていることを示す場合に、スケジューラ６８０は、各経路について追加のＳＥ６５０～６５２を含むより少ない数の経路を実装するためにＧＰＵ６１０を構成するようにレジスタのセット６７５をプログラムする。別の例では、パラメータ６９０の値が、多数の低複雑性アプリケーション６２０によって生成されていることを示す場合に、スケジューラ６８０は、各経路についてより少ないＳＥ６５０～６５２を含むより多くの数の経路を実装するためにＧＰＵを構成するようにレジスタのセット６７５をプログラムする。また、レジスタのセット６７５は、コマンドバスのレーン、キャッシュの一部及びメモリチャネル等の経路をサポートする他のリソースの割り当てを変更するために使用される。

図７は、いくつかの実施形態による、第１の構成において経路の第１のセットを実装するＧＰＵ７０５を含む処理システム７００のブロック図である。処理システム７００は、図１に示す処理システム１００及び図６に示す処理システム６００のいくつかの実施形態を実装するために使用される。図示した実施形態では、ＧＰＵ７０５は、ＦＥ回路７１０，７１１，７１２，７１３（本明細書では「ＦＥ回路７１０～７１３」と総称される）、スイッチング回路７１５、ＳＥ７２０，７２１，７２２，７２３（本明細書では「ＳＥ７２０～７２３」と総称される）のセット、及び、部分７３０，７３１，７３２，７３３（本明細書では「キャッシュ部分７３０～７３３」と総称される）に分割される共有キャッシュ７２５を含む。キャッシュ部分７３０～７３３は、メモリ７３５にも記憶される頻繁に使用された情報のコピーを保持する。ＧＰＵ７０５は、スケジューラ７４５によってプログラムされたレジスタのセット７４０に記憶された情報を使用して構成される。

図示した実施形態では、ＧＰＵ７０５は、２つの経路７５０，７５１をサポートするように空間的に分割されている。経路７５０，７５１によって実行されるコマンドは、対応するＦＥ回路７１０，７１２によってスケジュールされる。他のＦＥ回路７１１，７１３は、破線のボックスによって示すように、経路７５０，７５１によって使用されない。レジスタのセット７４０内の情報は、第１の経路７５０内のＦＥ回路７１０をＳＥ７２０，７２１に接続し、第２の経路７５１内のＦＥ回路７１２をＳＥ７２２，７２３に接続するようにスイッチング回路７１５（並びにＧＰＵ７０５の他のリソース）を構成する。いくつかの実施形態では、レジスタのセット７４０内の情報も、第１の経路７５０内のＳＥ７２０，７２１と、第２の経路７５１内のＳＥ７２２，７２３との間の接続７６０，７６１をそれぞれ確立するために使用される。接続７６０，７６１は、例えば、Ｉ／Ｏ操作の調整、ハンドオフ等のＳＥ間通信をサポートするために使用される。第１の経路７５０は、キャッシュ部分７３０，７３１を含み、第２の経路７５１は、キャッシュ部分７３２，７３３を含む。

図８は、いくつかの実施形態による、第２の構成で経路の第２のセットを実装するＧＰＵ７０５を含む処理システム８００のブロック図である。処理システム８００は、図１に示す処理システム１００及び図６に示す処理システム６００のいくつかの実施形態を実装するために使用される。図示した実施形態では、ＧＰＵ７０５は、ＦＥ回路７１０，７１１，７１２，７１３（本明細書では「ＦＥ回路７１０～７１３」と総称される）、スイッチング回路７１５、ＳＥ７２０，７２１，７２２，７２３（本明細書では「ＳＥ７２０～７２３」と総称される）のセット、及び、部分７３０，７３１，７３２，７３３（本明細書では「キャッシュ部分７３０～７３３」と総称される）に分割される共有キャッシュ７２５を含む。キャッシュ部分７３０～７３３は、メモリ７３５にも記憶される頻繁に使用された情報のコピーを保持する。ＧＰＵ７０５は、スケジューラ７４５によってプログラムされたレジスタのセット７４０に記憶された情報を使用して構成される。

図示した実施形態では、ＧＰＵ７０５は、本明細書では「経路８０１～８０４」と総称される４つの経路８０１，８０２，８０３，８０４をサポートするように空間的に分割されている。経路８０１～８０４によって実行されるコマンドは、ＦＥ回路７１０～７１３のうち対応する１つによってスケジュールされる。レジスタのセット７４０内の情報は、第１の経路８０１内のＦＥ回路７１０をＳＥ７２０に接続し、第２の経路８０２内のＦＥ回路７１１をＳＥ７２１に接続し、第３の経路８０３内のＦＥ回路７１２をＳＥ７２２に接続し、第４の経路８０４内のＦＥ回路７１３をＳＥ７２３に接続するようにスイッチング回路７１５（並びにＧＰＵ７０５の他のリソース）を構成する。いくつかの実施形態では、レジスタのセット７４０内の情報も、第１の経路７５０内のＳＥ７２０，７２１と第２の経路７５１内のＳＥ７２２，７２３との間のそれぞれの接続７６０，７６１を分解（tear down）するために使用される。例えば、ＧＰＵ７０５が以前に図７に示す第１の構成であった場合、レジスタのセット７４０内の情報に基づくＧＰＵ７０５の再構成は、接続７６０，７６１の除去をもたらす。第１の経路８０１は、キャッシュ部分７３０を含み、第２の経路８０２は、キャッシュ部分７３１を含み、第３の経路８０３は、キャッシュ部分７３２を含み、第４の経路８０４は、キャッシュ部分７３３を含む。

図７及び図８は、ＳＥ７２０～７２３及びキャッシュ７２５がＦＥ回路７１０～７１３の複数のサブセット間で分割される実施形態を示しているが、いくつかの実施形態では、ＦＥ回路７１０～７１３のサブセットが、ＦＥ回路７１０～７１３のうち単一の何れかを含むか、ＦＥ回路７１０～７１３が、単一のエンティティに集約される。例えば、ＧＰＵ７０５が単一のスレッド又はアプリケーションを実行している場合、ＦＥ回路７１０～７１３のうち何れか又は集約されたＦＥ回路７１０～７１３を含む単一のエンティティが、単一のスレッド又はアプリケーションを取り扱うために割り当てられる。その場合、ＦＥ回路７１０～７１３のサブセットは、単一の回路及びＳＥ７２０～７２３のリソースを含み、キャッシュ７２５は、ＦＥ回路７１０～７１３のサブセットの数に関係なく、ＧＰＵ７０５のリソースが完全に利用されるように、単一の回路に割り当てられる。

図９は、いくつかの実施形態による、ＧＰＵの動的透過再構成（dynamic transparent reconfiguration）を実行する方法９００のフロー図である。方法９００は、図１に示す処理システム１００及び図６に示す処理システム６００のいくつかの実施形態で実施される。

ブロック９０５で、ＧＰＵは、対応するＣＰＵ上で実行されているアプリケーションに関連付けられたコマンド又はコマンドバッファを完了することに応じて、割り込み（又は他のメッセージ）を生成する。いくつかの実施形態では、アプリケーションは、ＧＰＵ上で実行するためのコマンド又はコマンドバッファも生成している他のアプリケーションと同時にＣＰＵ上で実行されている。

ブロック９１０で、ＣＰＵは、コマンド又はコマンドバッファがＧＰＵ上で実行を完了したことを示す割り込みを検出する（又は他のメッセージを受信する）。割り込みの検出に応じて、ＣＰＵは、同時に実行されているアプリケーションの組み合わせ（mix）を変更することができる。例えば、ＣＰＵは、同時実行のために１つ以上の追加のアプリケーションを追加するか、又は、同時実行から１つ以上のアプリケーションを削除することができる。いくつかの実施形態では、ＣＰＵ上で同時に実行されるアプリケーションの特性は、ＧＰＵがコマンド又はコマンドバッファの実行を完了することに応じて変化する。より高い複雑性又はグラフィック解像度要件を有するアプリケーションは、実行を開始することができ、より低い複雑性又はグラフィック解像度要件を有するアプリケーションは、実行を開始することができるか、又は、同時に実行されるアプリケーションの特性の他の変化が発生する可能性がある。

決定ブロック９１５で、ＣＰＵは、ＧＰＵ内のＦＥ回路からメモリへの経路を変更（修正）するかどうかを、ＣＰＵがＧＰＵに提供するコマンド又はコマンドバッファを実行するＳＥを介して判定する。判定は、ＣＰＵ上で同時に実行され、ＧＰＵのコマンド又はコマンドバッファを生成するアプリケーションの特性又は特性の変化に基づいて行われる。ＣＰＵが、変更が必要でないと判定した場合に、方法９００はブロック９２０に移行する。ＣＰＵが、変更が必要であると判定した場合に、方法９００はブロック９２５に移行する。

ブロック９２０で、ＣＰＵは、ＧＰＵ内の経路の構成に変化を示さないＡＰＩパケットを送信する。代替的に、ＣＰＵは、ブロック９２０において行動を取ることができず、これにより、ＧＰＵが現在の経路構成を維持することももたらす。

ブロック９２５で、ＣＰＵは、ＧＰＵ内の経路の変更（修正）を要求するＡＰＩパケットを送信する。ＡＰＩパケットのいくつかの実施形態は、ＣＰＵ上で同時に動作しているアプリケーションを識別する情報と、アプリケーションの特性を示す情報と、を含む。代替的に、ＡＰＩパケットは、同時アプリケーションに割り当てられる経路の数を要求する情報を含むことができる。何れの場合も、ＧＰＵは、ＡＰＩパケット内の情報に基づいて、経路を再構成する方法を判定する役割を果たす。

ブロック９３０で、ＧＰＵは、ＧＰＵ内の経路を構成するために使用される構成レジスタを変更（修正）する。ＧＰＵのいくつかの実施形態は、ＡＰＩパケット内のＣＰＵから受信された情報に基づいて、構成レジスタ内のエントリの値がどのように変更されるかを判定するスケジューラを含む。次に、スケジューラは、構成レジスタを、判定された値でプログラムする。

ブロック９３５で、ＧＰＵは、ＧＰＵ内のＳＥ間の通信が変更（修正）されるかどうかを判定する。例えば、１つ以上の相互接続が、ＳＥ間通信をサポートするために存在する場合に、接続を介して通信するＳＥが再構成の一部として異なる経路に割り当てられる場合に、接続のうち１つ以上が切断される。別の例では、２つ以上のＳＥが再構成の一部と同じ経路に割り当てられた場合に、ＳＥ間通信をサポートするために接続が確立される。

コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）若しくはキャッシュ）、不揮発性メモリ（例えば、読取専用メモリ（ＲＯＭ）若しくはフラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体（例えば、システムＲＡＭ又はＲＯＭ）はコンピューティングシステムに内蔵されてもよいし、コンピュータ可読記憶媒体（例えば、磁気ハードドライブ）はコンピューティングシステムに固定的に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）はコンピューティングシステムに着脱可能に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、ネットワークアクセス可能ストレージ（ＮＡＳ））は有線又は無線ネットワークを介してコンピュータシステムに結合されてもよい。

いくつかの実施形態では、上記の技術のいくつかの態様は、ソフトウェアを実行するプロセッシングシステムの１つ以上のプロセッサによって実装されてもよい。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶され、又は、非一時的なコンピュータ可読記憶媒体上で有形に具現化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、１つ以上のプロセッサによって実行されると、上記の技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する命令及び特定のデータを含むことができる。非一時的なコンピュータ可読記憶媒体は、例えば、磁気若しくは光ディスク記憶デバイス、例えばフラッシュメモリ、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）等のソリッドステート記憶デバイス、又は、他の１つ以上の不揮発性メモリデバイス等を含むことができる。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈若しくは実行可能な他の命令フォーマットであってもよい。

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

Claims (23)

1. 装置であって、
   シェーダエンジンのセットと、
   フロントエンド（ＦＥ）回路のセットであって、前記ＦＥ回路のセットのサブセットは、前記シェーダエンジンのセットのうち対応するサブセット上で実行するためのコマンドをスケジュールするように構成されている、ＦＥ回路のセットと、
   情報を、前記シェーダエンジンのセットを介して前記ＦＥ回路のセットからメモリに伝達するように構成された物理的経路のセットであって、前記物理的経路のセットのサブセットは、前記ＦＥ回路のセットのサブセット、及び、前記シェーダエンジンのセットのうち対応するサブセットによる排他的な使用のために割り当てられている、物理的経路のセットと、
   再構成要求を受信し、前記再構成要求に基づいて前記物理的経路のセットの１つ以上のサブセットの割り当てを変更するように構成されたスケジューラと、を備える、
   装置。
2. 前記スケジューラは、前記シェーダエンジンのセットのうち対応するサブセット上で実行するための前記コマンドを生成するために、少なくとも１つの第１のアプリケーションを実行している中央処理ユニット（ＣＰＵ）から第１のパケット内の前記再構成要求を受信するように構成されている、
   請求項１の装置。
3. 前記スケジューラは、少なくとも１つの前記コマンドの実行の完了を示す第２のパケットを送信するように構成されており、前記スケジューラは、前記第２のパケットを送信することに応じて、前記第１のパケットを受信するように構成されている、
   請求項２の装置。
4. 前記再構成要求は、前記少なくとも１つの第１のアプリケーションの特性、及び、前記シェーダエンジンのセットのうち少なくとも１つによって後続実行される少なくとも１つの第２のアプリケーションの特性に基づいて、前記ＣＰＵによって生成された情報を含む、
   請求項３の装置。
5. 前記物理的経路のセットを構成する情報を記憶するように構成されたレジスタのセットであって、前記スケジューラは、前記再構成要求に基づいて前記レジスタのセットをプログラムするように構成されている、レジスタのセットをさらに備える、
   請求項１～４の何れかの装置。
6. レーンのセットを実装するコマンドバスであって、前記スケジューラは、前記レーンのセットのサブセットを前記物理的経路のセットのサブセットに割り当てるように構成されている、コマンドバスと、
   前記シェーダエンジンのセットによって共有されるキャッシュであって、前記スケジューラは、前記キャッシュを、前記物理的経路のセットのサブセットに割り当てられる部分に分割するように構成されている、キャッシュと、
   前記キャッシュと前記メモリとの間のメモリチャネルのセットをサポートするデータファブリックであって、前記スケジューラは、前記メモリチャネルのセットのサブセットを前記物理的経路のセットのサブセットに割り当てるように構成されている、データファブリックと、をさらに備える、
   請求項５の装置。
7. 前記レジスタのセットは、
   前記ＦＥ回路の前記サブセットと前記シェーダエンジンの前記対応するサブセットとのマッピングを示す情報を記憶するように構成された、前記レジスタのセットの第１のサブセットと、
   前記コマンドバスのレーンのセットのサブセットの、前記物理的経路のセットのサブセットへの割り当てを示す情報を記憶するように構成された、前記レジスタのセットの第２のサブセットと、
   前記キャッシュの前記部分の、前記物理的経路のセットのサブセットへの割り当てを示す情報を記憶する、前記レジスタのセットの第３のサブセットと、
   前記メモリチャネルのセットのサブセットの、前記物理的経路のサブセットへの割り当てを示す情報を記憶する、前記レジスタのセットの第４のサブセットと、を含む、
   請求項６の装置。
8. 前記スケジューラは、前記再構成要求に基づいて、前記レーンのセットのサブセット、前記キャッシュの前記部分の割り当て、及び、前記メモリチャネルのセットのサブセットの割り当てを変更するように構成されている、
   請求項７の装置。
9. 方法であって、
   情報を、シェーダエンジンのセットを介してフロントエンド（ＦＥ）回路のセットからメモリに伝達する物理的経路のセットの１つ以上のサブセットに対する変更を示す再構成要求を受信することであって、前記ＦＥ回路のセットのサブセットは、前記シェーダエンジンのセットのうち対応するサブセット上で実行するためのコマンドをスケジュールするように構成されている、ことと、
   前記ＦＥ回路のセットの対応するサブセットによって使用されるために前記物理的経路のセットのサブセットを排他的に割り当てることによって、前記シェーダエンジンのセットのうち対応するサブセット上で実行するための前記コマンドを生成しているアプリケーションに対する前記物理的経路のセットの割り当てを変更することと、
   前記物理的経路のセットの変更された割り当てを介して、前記ＦＥ回路のセットのサブセットから前記シェーダエンジンのセットのうち対応するサブセットに前記コマンドをディスパッチすることと、を含む、
   方法。
10. 前記再構成要求を受信することは、前記シェーダエンジンのセットのうち対応するサブセット上で実行するための前記コマンドを生成するために、前記アプリケーションを実行している中央処理ユニット（ＣＰＵ）から第１のパケット内の前記再構成要求を受信することを含む、
    請求項９の方法。
11. 少なくとも１つの前記コマンドの実行の完了を示す第２のパケットを送信することと、
    前記第２のパケットを送信することに応じて、前記第１のパケットを受信することと、をさらに含む、
    請求項１０の方法。
12. 前記物理的経路のセットの第１のサブセットと関連付けられた前記シェーダエンジンのセットの第１のサブセット上の第１のアプリケーションのための第１のコマンドと、前記物理的経路のセットの少なくとも１つの第２のサブセットに関連付けられた前記シェーダエンジンのセットの少なくとも１つの第２のサブセット上の少なくとも１つの第２のアプリケーションのための第２のコマンドと、を実行することと、
    前記シェーダエンジンのセットの前記第１のサブセットが前記第１のコマンドの実行を完了することに応じて、前記第２のパケットを送信することと、
    前記少なくとも１つの第２のアプリケーション及び少なくとも１つの第３のアプリケーションをサポートするために、前記物理的経路のセットの割り当ての変更を示す情報を含む前記第１のパケットを受信することと、をさらに含む、
    請求項１１の方法。
13. 前記物理的経路のセットの割り当てを、前記第１のアプリケーション及び前記少なくとも１つの第２のアプリケーションに対する第１の割り当てから、前記少なくとも１つの第２のアプリケーション及び前記少なくとも１つの第３のアプリケーションに対する第２の割り当てに変更することをさらに含む、
    請求項１２の方法。
14. 前記第１のパケットは、前記少なくとも１つの第２のアプリケーション及び前記少なくとも１つの第３のアプリケーションの特性に基づいて、前記ＣＰＵによって生成された情報を含む、
    請求項１３の方法。
15. 前記物理的経路のセットの割り当てを変更することは、前記再構成要求に基づいて、前記物理的経路のセットを構成する情報を記憶するように構成されたレジスタのセットをプログラミングすることを含む、
    請求項９～１４の何れかの方法。
16. 前記レジスタのセットをプログラミングすることは、
    前記ＦＥ回路の前記サブセットを前記シェーダエンジンの対応するサブセットにマッピングする情報を記憶するように構成された、前記レジスタのセットの第１のサブセットをプログラミングすることと、
    コマンドバスのレーンのセットのサブセットの、前記物理的経路のセットのサブセットへの割り当てを示す情報を記憶するように構成された、前記レジスタのセットの第２のサブセットをプログラミングすることと、
    キャッシュの部分の、前記物理的経路のセットのサブセットへの割り当てを示す情報を記憶するように、前記レジスタのセットの第３のサブセットをプログラミングすることと、
    メモリチャネルのセットのサブセットの、前記物理的経路の前記サブセットへの割り当てを示す情報を記憶するように、前記レジスタのセットの第４のサブセットをプログラミングすることと、を含む、
    請求項１５の方法。
17. 第１の処理ユニットであって、
    第２の処理ユニット上で実行するためのコマンドを生成するための少なくとも１つのアプリケーションであって、前記第２の処理ユニットは、
    シェーダエンジンのセットと、
    フロントエンド（ＦＥ）回路のセットであって、前記ＦＥ回路のセットのサブセットは、前記シェーダエンジンのセットのうち対応するサブセット上で実行するためのコマンドをスケジュールするように構成されている、フロントエンド（ＦＥ）回路セットと、
    情報を、前記シェーダエンジンのセットを介して前記ＦＥ回路のセットからメモリに伝達するように構成された物理的経路のセットであって、前記物理的経路のセットのサブセットは、前記ＦＥ回路のセットのサブセット及び前記シェーダエンジンのセットのうち対応するサブセットによる排他的な使用のために割り当てられている、物理的経路のセットと、を含む、少なくとも１つのアプリケーションと、
    前記第２の処理ユニットの再構成の要求に応じて、前記第２の処理ユニット内の前記物理的経路のセットの１つ以上のサブセットの割り当てを変更するように構成されたオペレーティングシステム（ＯＳ）と、
    前記第２の処理ユニットの再構成の要求を送信するように構成されたアプリケーションプログラミングインターフェース（ＡＰＩ）と、を備える、
    第１の処理ユニット。
18. 前記ＡＰＩは、前記第２の処理ユニットが少なくとも１つの前記コマンドの実行を完了したことを示す情報を含む第１のパケットを受信するように構成されている、
    請求項１７の第１の処理ユニット。
19. 前記ＯＳは、前記第１のパケットを受信することに応じて、前記物理的経路のセットの再構成を判定するように構成されている、
    請求項１８の第１の処理ユニット。
20. 前記少なくとも１つのアプリケーションは、第１のアプリケーション及び少なくとも１つの第２のアプリケーションを含み、前記第１のパケットは、前記第２の処理ユニットが前記第１のアプリケーションのコマンドの実行を完了したことを示す、
    請求項１９の第１の処理ユニット。
21. 前記ＯＳは、前記第１のパケットを受信することに応じて、前記第２の処理ユニット上の前記少なくとも１つの第２のアプリケーションと同時実行するための少なくとも１つの第３のアプリケーションを選択するように構成されている、
    請求項２０の第１の処理ユニット。
22. 前記ＯＳは、前記少なくとも１つの第２のアプリケーション及び前記少なくとも１つの第３のアプリケーションの特性に基づいて、前記物理的経路のセットの再構成を判定するように構成されている、
    請求項２１の第１の処理ユニット。
23. 前記ＡＰＩは、前記第２の処理ユニット上の前記少なくとも１つの第２のアプリケーション及び前記少なくとも１つの第３のアプリケーションのコマンドの同時実行を開始する前に、前記第２の処理ユニットの再構成のための要求を送信するように構成されている、
    請求項２２の第１の処理ユニット。

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